【考研类试卷】计算机专业基础综合计算机组成原理（存储器系统的层次结构）-试卷2及答案解析.doc

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1、计算机专业基础综合计算机组成原理（存储器系统的层次结构）-试卷 2 及答案解析(总分：56.00，做题时间：90 分钟)一、单项选择题(总题数：23，分数：46.00)1.单项选择题 1-40 小题。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。（分数：2.00）_2.下列关于 DRAM 和 SRAM 的说法中，错误的是( )。 ISRAM 不是易失性存储器，而 DRAM 是易失性存储器 DRAM 比 SRAM 集成度更高，因此读写速度也更快 主存只能由 DRAM 构成，而高速缓存只能由SRAM 构成 与 SRAM 相比，DRAM 由于需要刷新，所以功耗较高（分数：2.00）A.、

2、和B.I、和C.I、和D.I、和3.某机字长 32 位，主存容量 1 MB，按字编址，块长 512 B，Cache 共可存放 16 个块，采用直接映射方式，则 Cache 地址长度为( )。（分数：2.00）A.11 位B.13 位C.18 位D.20 位4.在 Cache 和主存构成的两级存储体系中，Cache 的存取时间是 100 ns，主存的存取时间是 1 000 ns。如果希望有效(平均)存取时间不超过 Cache 存取时间的 15，则 Cache 的命中率至少应为( )。（分数：2.00）A.90B.98C.95D.995.下列关于 Cache 写策略的论述中，错误的是( )。（分数

3、：2.00）A.全写法(写直达法)充分保证 Cache 与主存的一致性B.采用全写法时，不需要为 Cache 行设置“脏位修改位”C.写回法(回写法)降低了主存带宽需求(即减少了 Cache 与主存之间的通信量)D.多处理器系统通常采用写回法6.假定用若干个 8K8 位的芯片组成一个 32K32 位的存储器，则地址 41FOH 所在芯片的最大地址是( )。（分数：2.00）A.0000HB.4FFFHC.5FFFHD.7FFFH7.某机器采用四体低位交叉存储器，现分别执行下述操作： (1)读取 6 个连续地址单元中存放的存储字，重复 80 次； (2)读取 8 个连续地址单元中存放的存储字，重

4、复 60 次； 则(1)、(2)所花时间之比为( )。（分数：2.00）A.1：1B.2：1C.4：3D.3：48.某计算机的存储系统由 Cache 一主存系统构成，Cache 的存取周期为 10 ns，主存的存取周期为 50 ns。在 CPU 执行一段程序时，Cache 完成存取的次数为 4 800 次，主存完成的存取次数为 200 次，该Cache 一主存系统的效率是( )。(设 Cache 和主存不能同时访问。)（分数：2.00）A.0833B.O856C.0958D.08629.某机字长 32 位，主存容量 1 MB，按字编址，块长 512 B，Cache 共可存放 16 个块，采用直

5、接映像方式，则 Cache 地址长度为( )。（分数：2.00）A.11 位B.13 位C.18 位D.20 位10.n 体(模 n)交叉编址存储器在( )时，其存取带宽是单体存储器的 n 倍。（分数：2.00）A.连续访存的 n 个地址是针对同一个存储模块B.任何情况下都能C.连续访存的 n 个地址是针对不同的存储模块D.任何情况下都不能11.设有主存一 Cache 层次的存储器，其主存容量 1 MB，Cache 容量 16 KB，每字块有 8 个字，每字 32 位，采用直接地址映像方式。若主存地址为 35301 H，且 CPU 访问 Cache 命中，则该主存块在 Cache 的第( )

6、字块中(3ache 起始字块为第 0 字块)。（分数：2.00）A.152B.153C.154D.15112.双端口存储器在( )发生访问冲突。（分数：2.00）A.左端口与右端口同时被访问的情况下B.同时访问左端口与右端口的地址码不同的情况下C.同时访问左端口与右端口的地址码相同的情况下D.任何情况下都不13.下列关于双端口存储器和交叉存储器的叙述中，正确的是( )。（分数：2.00）A.双端口存储器两个端口使用同一组地址线、数据线和读写控制线，同时访问同一区间、同一单元。B.双端口存储器当两个端口同时访问相同的地址码时必然会发生冲突C.高位多体交叉存储器的设计依据了程序的局部性原理D.高位

7、四体交叉存储器可能在一个存储周期内连续访问四个模块14.下列关于主存一体多字和多体交叉方案的叙述中，不正确的是( )。（分数：2.00）A.主存一体多字使每个主存单元同时存储几个主存字，则每一次读操作就同时读出几个主存字，大大提高了主存读出一个字的平均速度B.多体交叉编址把主存储器分成几个能独立读写的、字长为多个主存字的主体C.主存一体多字需要把每次读出的几个主存字保存在一个位数足够长的存储器中D.多体交叉编址按读写需要情况，分别对每个存储体执行读写，几个存储体协同运行，提高了存储体的读写速度15.设存储器容量为 32 字，字长为 64 位。模块数 m=4，采用低位交叉方式。存储周期 T=20

8、0 ns，数据总线宽度为 64 位，总线传输周期 r=50 ns。该交叉存储器的带宽是( )。（分数：2.00）A.3210 7 bsB.810 7 bsC.7310 7 bsD.1810 7 bs16.某机器采用四体低位交叉存储器，现分别执行下述操作： (1)读取 6 个连续地址单元中存放的存储字，重复 80 次； (2)读取 8 个连续地址单元中存放的存储字，重复 60 次。 则(1)和(2)所花时间之比为( )。（分数：2.00）A.1：1B.2：1C.4：3D.3：417.设 n 体交叉编址(低位交叉)存储器中每个体的存储字长等于数据总线宽度，每个体存取一个字的存取周期为 T，总线传输

9、周期为 t，则 T 与 t 的关系以及读取地址连续的 n 个字需要的时间分别是( )。（分数：2.00）A.T=t，T+ntB.T=(n-1)t，T+ntC.T=nt，T+ntD.T=nt，T+(n-1)t18.实现虚拟存储器的关键是虚拟地址向实际地址的快速变换。为此，在处理器内部设置一个特殊的Cache 来记录最近使用页的页表项，以快速完成地址转换。不同文献对这个特殊的 Cache 有不同的称呼。下列选项中，不属于这些称呼的是( )。（分数：2.00）A.转换旁视缓冲器(TLB)B.转换后援缓冲器C.快表D.慢表19.虚拟存储器不能解决的问题是( )。（分数：2.00）A.存储系统成本高B.

10、编程空间受限C.访存速度慢D.多道程序共享主存而引发的信息安全20.在页面尺寸为 4 KB 的页式存储管理中，页表中的内容依次是 2、5、6、8、7、11，则物理地址 32773对应的逻辑地址为( )。（分数：2.00）A.32773B.42773C.12293D.6277321.当缺页故障处理完毕后，处理器将( )。（分数：2.00）A.重新执行引发缺页故障的指令B.执行导致发生缺页故障的指令的下一条指令C.重新开始执行发生缺页故障的指令所在的进程D.终止执行发生缺页故障的指令所在的进程22.页式存储管理系统不会出现( )。（分数：2.00）A.抖动颠簸B.内零头(内碎片)C.外零头(外碎片

11、)D.越界访问23.下列关于页式存储管理与段式存储管理的区别的论述中，正确的是( )。（分数：2.00）A.页式存储管理更有利于存储保护B.段式存储管理的存储空间利用率较高C.在段式存储管理中，指令或数据不会跨段存储D.段的尺寸要大于页的尺寸二、综合应用题(总题数：5，分数：10.00)24.综合应用题 41-47 小题。（分数：2.00）_25.用快表(页表)的虚实地址转换条件，快表放在相联存储器中，其容量为 8 个存储单元，问： (1)当CPU 按虚地址 1 去访问主存时主存的实地址码是多少? (2)当 CPU 按虚地址 2 去访问主存时主存的实地址码是多少? (3)当 CPU 按虚地址

12、3 去访问主存时主存的实地址码是多少? （分数：2.00）_26.假设 CPU 执行某段程序时，950 次从 Cache 得到数据，50 次从主存得到数据，已知 Cache 存取周期为50 ns，主存存取周期为 200 ns(设每次访问时，Cache 访问与主存访问并发进行，如 Cache 命中则中断主存的访问)。求：(1)Cache 的命中率。(2)平均访问时间。(3)Cache 一主存系统的效率。（分数：2.00）_27.已知某 8 位机的主存采用半导体存储器，地址码为 18 位，若使用 4K4 位 RAM 芯片组成该机所允许的最大主存空间，并选用模块条的形式，问： (1)若每个模块条为

13、32K8 位，共需几个模块条? (2)每个模块内共有多少片 RAM 芯片? (3)主存共需多少 RAM 芯片?CPU 如何选择各模块条?（分数：2.00）_28.设某机中，CPU 的地址总线为 A 15 一 A 0 ，数据总线为 D 7 D 0 (A 0 、D 0 为最低位)。存储器地址空间为 3000H67FFH。其中 3000H 一 4FFFH 为 ROM 区，选用 4K2 的 ROM 芯片；5000H 一 67FFH 为 RAM区，选用 2K4 的 SRAM 芯片。请问： (1)组成该存储器需要多少片 ROM 芯片和 SRAM 芯片? (2)ROM 芯片、SRAM 芯片各需连接 CPU

14、的哪几根地址线和数据线? (3)应如何设置片选信号，分别写出各片选信号的逻辑表达式。（分数：2.00）_计算机专业基础综合计算机组成原理（存储器系统的层次结构）-试卷 2 答案解析(总分：56.00，做题时间：90 分钟)一、单项选择题(总题数：23，分数：46.00)1.单项选择题 1-40 小题。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。（分数：2.00）_解析：2.下列关于 DRAM 和 SRAM 的说法中，错误的是( )。 ISRAM 不是易失性存储器，而 DRAM 是易失性存储器 DRAM 比 SRAM 集成度更高，因此读写速度也更快 主存只能由 DRAM 构成，而高

15、速缓存只能由SRAM 构成 与 SRAM 相比，DRAM 由于需要刷新，所以功耗较高（分数：2.00）A.、和B.I、和C.I、和D.I、和 解析：解析：SRAM 和 DRAM 都属于易失性存储器，掉电就会丢失，故 I 错误。SRAM 的集成度虽然更低，但速度更快，因此通常用于高速缓存 Cache，故错误。主存可以用 SRAM 实现，只是成本高，故错误。与 SRAM 相比，DRAM 成本低、功耗低，但需要刷新，故错误。3.某机字长 32 位，主存容量 1 MB，按字编址，块长 512 B，Cache 共可存放 16 个块，采用直接映射方式，则 Cache 地址长度为( )。（分数：2.00）A

16、.11 位 B.13 位C.18 位D.20 位解析：解析：主存地址中除去主存字块标记的部分就是 Cache 地址，结构如下所示： 而 Cache 地址的格式如下图所示： 4.在 Cache 和主存构成的两级存储体系中，Cache 的存取时间是 100 ns，主存的存取时间是 1 000 ns。如果希望有效(平均)存取时间不超过 Cache 存取时间的 15，则 Cache 的命中率至少应为( )。（分数：2.00）A.90B.98C.95D.99 解析：解析：设 Cache 命中率为 a，则(1000+100)(1-a)+100a115，解得 a0985，故至少为 99。5.下列关于 Cac

17、he 写策略的论述中，错误的是( )。（分数：2.00）A.全写法(写直达法)充分保证 Cache 与主存的一致性B.采用全写法时，不需要为 Cache 行设置“脏位修改位”C.写回法(回写法)降低了主存带宽需求(即减少了 Cache 与主存之间的通信量)D.多处理器系统通常采用写回法 解析：解析：采用全写法时，主存-Cache 数据始终一致，被替换的 Cache 行不必写回主存，所以不需要为 Cache 行设置“修改位”。对安全性、可靠性要求高，不允许有主存一 Cache 数据不一致现象发生的计算机系统，它的 Cache 必须采用全写法。6.假定用若干个 8K8 位的芯片组成一个 32K32

18、 位的存储器，则地址 41FOH 所在芯片的最大地址是( )。（分数：2.00）A.0000HB.4FFFHC.5FFFH D.7FFFH解析：解析：用 8K8 位的芯片组成一个 32K32 位的存储器，每行中所需芯片数为 4，每列中所需芯片数为 4，各行芯片的地址分配如下： 第一行(4 个芯片并联)：0000H 一 1FFFH 第二行(4 个芯片并联)：2000H 一 3FFFH 第三行(4 个芯片并联)：4000H 一 5FFFH 第四行(4 个芯片并联)：6000H 一 7FFFH 故，地址为 41FOH 所在芯片的最大地址即 5FFFH。7.某机器采用四体低位交叉存储器，现分别执行下述

19、操作： (1)读取 6 个连续地址单元中存放的存储字，重复 80 次； (2)读取 8 个连续地址单元中存放的存储字，重复 60 次； 则(1)、(2)所花时间之比为( )。（分数：2.00）A.1：1B.2：1C.4：3 D.3：4解析：解析：假设存储器的存取周期为 T： 在(1)的情况下，连续读取 6 个存储字需时 T+(61)(T4)=225T，但存放连续字中第一个字的存储器需到 3T 时间后才能进行下一轮读取，故(1)共需时 3Tx(80一 1)+225T=23975T。 在(2)的情况同理，一轮读取需时 T+(8 一 1)(T/4)=275T，但开始下一轮读取需 3T 时间后，故(2

20、)共需时 3T(60 一 1)+275T=17975T。 综合上述分析，(1)、(2)所花时间之比约为 4：3。8.某计算机的存储系统由 Cache 一主存系统构成，Cache 的存取周期为 10 ns，主存的存取周期为 50 ns。在 CPU 执行一段程序时，Cache 完成存取的次数为 4 800 次，主存完成的存取次数为 200 次，该Cache 一主存系统的效率是( )。(设 Cache 和主存不能同时访问。)（分数：2.00）A.0833 B.O856C.0958D.0862解析：解析：命中率=4800(4800+200)=O96，平均访问时间=09610+(1 一 096)(10+

21、50)=12 ns，故效率=1012=0833。9.某机字长 32 位，主存容量 1 MB，按字编址，块长 512 B，Cache 共可存放 16 个块，采用直接映像方式，则 Cache 地址长度为( )。（分数：2.00）A.11 位 B.13 位C.18 位D.20 位解析：解析：主存地址中除去 tag(主存字块标记)的部分就是 Cache 地址。其中，块长 512 B，主存按字编址，512B(4 BW)=128W=2 7 W，即块内字地址 7 位。Cache 共可存放 16 个块，采用直接映像方式，2 4 =16，即 Cache 字块地址 4 位。故 Cache 地址共 4+7=11 位

22、，选项 A 正确。10.n 体(模 n)交叉编址存储器在( )时，其存取带宽是单体存储器的 n 倍。（分数：2.00）A.连续访存的 n 个地址是针对同一个存储模块B.任何情况下都能C.连续访存的 n 个地址是针对不同的存储模块 D.任何情况下都不能解析：解析：此题考查凡体(模 n)交叉编址存储器的特性。11.设有主存一 Cache 层次的存储器，其主存容量 1 MB，Cache 容量 16 KB，每字块有 8 个字，每字 32 位，采用直接地址映像方式。若主存地址为 35301 H，且 CPU 访问 Cache 命中，则该主存块在 Cache 的第( ) 字块中(3ache 起始字块为第 0

23、 字块)。（分数：2.00）A.152 B.153C.154D.151解析：解析：主存地址 3530lH 对应的二进制为 0011 0101 0011 0000 0001，现在要分析该地址中哪些位是 Cache 块内地址、主存字块标记和 Cache 字块地址。低位是块内地址，每个字块 8 个字，一个块内有 2 5 B(每字 32 位)，所以低 5 位表示字块内地址。主存字块标记为高 6 位(1 MB16 KB=64=2 6 )，其余 01 0011 000 即为 Cache 字块地址，对应的十进制数为 152。12.双端口存储器在( )发生访问冲突。（分数：2.00）A.左端口与右端口同时被访

24、问的情况下B.同时访问左端口与右端口的地址码不同的情况下C.同时访问左端口与右端口的地址码相同的情况下 D.任何情况下都不解析：解析：此题考查双端口存储器的特性。13.下列关于双端口存储器和交叉存储器的叙述中，正确的是( )。（分数：2.00）A.双端口存储器两个端口使用同一组地址线、数据线和读写控制线，同时访问同一区间、同一单元。B.双端口存储器当两个端口同时访问相同的地址码时必然会发生冲突C.高位多体交叉存储器的设计依据了程序的局部性原理D.高位四体交叉存储器可能在一个存储周期内连续访问四个模块 解析：解析：双端口 RAM 的两个端口具有 2 组相互独立的地址线、数据线和读写控制线，因此可

25、以同时访问同一区间、同一单元，故选项 A 错误。当两个端口同时对相同的单元进行读操作时，不会发生冲突，故选项 B 错误。高位多体交叉存储器由于在单个存储器中字是连续存放的，所以不能保证程序的局部性原理：而低位多体交叉存储器由于是交叉存放，所以能很好地满足程序的局部性原理，故选项 c 错误。高位四体交叉存储器虽然不能满足程序的连续读取，但仍可能一次连续读出彼此地址相差一个存储体容量的 4 个字，只是这样读的概率较小，故选项 D 正确。14.下列关于主存一体多字和多体交叉方案的叙述中，不正确的是( )。（分数：2.00）A.主存一体多字使每个主存单元同时存储几个主存字，则每一次读操作就同时读出几个

26、主存字，大大提高了主存读出一个字的平均速度B.多体交叉编址把主存储器分成几个能独立读写的、字长为多个主存字的主体 C.主存一体多字需要把每次读出的几个主存字保存在一个位数足够长的存储器中D.多体交叉编址按读写需要情况，分别对每个存储体执行读写，几个存储体协同运行，提高了存储体的读写速度解析：解析：主存一体多字的优点是：通过加宽每个主存单元的宽度，增加每个主存单元所包括的数据位数，使每个主存单元同时存储几个主存字，则每一次读操作就同时读出了几个主存字，使读出一个主存字的平均读出时间变为原来的几分之一。缺点是：每次读出的几个主存字必须首先保存在一个位数足够长的存储器中，等待通过数据总线分几次把它们

27、传送走。因此，选项 A、C 是正确的。 多体交叉编址的优点是：把主存储器分成几个能独立读写的、字长为一个主存字的主体。由此可知选项 B 是错误的。多体交叉编址按读写需要情况，分别对每个存储体执行读写；通过合理的组织方式，使几个存储体协同运行，从而提供出比单个存储体更高的(几倍)读写速度。15.设存储器容量为 32 字，字长为 64 位。模块数 m=4，采用低位交叉方式。存储周期 T=200 ns，数据总线宽度为 64 位，总线传输周期 r=50 ns。该交叉存储器的带宽是( )。（分数：2.00）A.3210 7 bsB.810 7 bsC.7310 7 bs D.1810 7 bs解析：解析

28、：低位交叉存储器连续读出 4 个字所需的时间为 t=T+(m 一 1)r=200 ns+350 ns=350 ns=3510 -7 s 故带宽为 W=644 b(3510 -7 s)=7310 7 bs16.某机器采用四体低位交叉存储器，现分别执行下述操作： (1)读取 6 个连续地址单元中存放的存储字，重复 80 次； (2)读取 8 个连续地址单元中存放的存储字，重复 60 次。 则(1)和(2)所花时间之比为( )。（分数：2.00）A.1：1B.2：1C.4：3 D.3：4解析：解析：假设存储器的存取周期为 T：(1)的情况下，连续读取 6 个存储字需时 T+(6 一 1)(T/4)=

29、225T，但存放连续字中第一个字的存储器需到 3T 时间后才能进行下一轮读取，故(1)共需时 3Tx(801)+225T=23975T。(2)的情况同理，一轮读取需时 T+(8 一 1)(T4)=275T，但开始下一轮读取需3T 时间后，故(2)共需时 3Tx(601)+275T=17975T。综合上述分析，(1)、(2)所花时间之比约为4：3。17.设 n 体交叉编址(低位交叉)存储器中每个体的存储字长等于数据总线宽度，每个体存取一个字的存取周期为 T，总线传输周期为 t，则 T 与 t 的关系以及读取地址连续的 n 个字需要的时间分别是( )。（分数：2.00）A.T=t，T+ntB.T=

30、(n-1)t，T+ntC.T=nt，T+ntD.T=nt，T+(n-1)t 解析：解析：此题考查 n 体交叉编址(低位交叉)存储器的性能分析。18.实现虚拟存储器的关键是虚拟地址向实际地址的快速变换。为此，在处理器内部设置一个特殊的Cache 来记录最近使用页的页表项，以快速完成地址转换。不同文献对这个特殊的 Cache 有不同的称呼。下列选项中，不属于这些称呼的是( )。（分数：2.00）A.转换旁视缓冲器(TLB)B.转换后援缓冲器C.快表D.慢表 解析：解析：不同文献对变换旁视缓冲器 TLB 有不同的称呼。19.虚拟存储器不能解决的问题是( )。（分数：2.00）A.存储系统成本高B.编

31、程空间受限C.访存速度慢 D.多道程序共享主存而引发的信息安全解析：解析：存储体系存储层次解决的共性问题就是存储系统成本高。在此基础上，虚拟存储器还解决“编程空间受限”和“多道程序共享主存而引发的信息安全”两个问题，其中后一个问题是通过在地址变换增加地址检查功能来解决的。“访存速度慢”属于 Cache，而不是虚拟存储器解决的问题。20.在页面尺寸为 4 KB 的页式存储管理中，页表中的内容依次是 2、5、6、8、7、11，则物理地址 32773对应的逻辑地址为( )。（分数：2.00）A.32773B.42773C.12293 D.62773解析：解析：32773=32768+5=1000 0

32、000 0000 0000B+101B=1000 0000 0000 0101 B。后 12 位为页内地址，前 4 位为页号。物理页号为 8，对应逻辑页号为 3=11B。则 逻辑地址=110000 0000 0101B=34K+3=10240+2048+5=12288+5=1229321.当缺页故障处理完毕后，处理器将( )。（分数：2.00）A.重新执行引发缺页故障的指令 B.执行导致发生缺页故障的指令的下一条指令C.重新开始执行发生缺页故障的指令所在的进程D.终止执行发生缺页故障的指令所在的进程解析：解析：当处理器欲访问的页面对应的页表项中的“存在位”为 0，即表示该页面不在内存中，则处理

33、器发出缺页故障信号。当处理器处理缺页故障后，将重新执行引发缺页故障的指令。22.页式存储管理系统不会出现( )。（分数：2.00）A.抖动颠簸B.内零头(内碎片)C.外零头(外碎片) D.越界访问解析：解析：此题考查的知识点：抖动是页式存储管理特有的现象，因为页式存储管理中指令或数据可能跨页存储;页式存储管理会出现内零头，段式存储管理会出现外零头；任何一种存储管理都面临着越界访问的危险。23.下列关于页式存储管理与段式存储管理的区别的论述中，正确的是( )。（分数：2.00）A.页式存储管理更有利于存储保护B.段式存储管理的存储空间利用率较高C.在段式存储管理中，指令或数据不会跨段存储 D.段

34、的尺寸要大于页的尺寸解析：解析：此题考查的知识点：段式存储管理更有利于存储保护；页式存储管理的存储空间利用率较高。在段式存储管理中指令或数据不会跨段存储；段的尺寸可大可小，而页的尺寸是固定的。二、综合应用题(总题数：5，分数：10.00)24.综合应用题 41-47 小题。（分数：2.00）_解析：25.用快表(页表)的虚实地址转换条件，快表放在相联存储器中，其容量为 8 个存储单元，问： (1)当CPU 按虚地址 1 去访问主存时主存的实地址码是多少? (2)当 CPU 按虚地址 2 去访问主存时主存的实地址码是多少? (3)当 CPU 按虚地址 3 去访问主存时主存的实地址码是多少? （分

35、数：2.00）_正确答案：(正确答案：(1)用虚拟地址为 1 的页号 15 作为快表检索项，查得页号为 15 的页在主存中的起始地址为 80000，故将 80000 与虚拟地址中的页内地址码 0324 相加，求得主存实地址码为 80324。 (2)主存实地址码=96000+0128=96128。 (3)虚拟地址 3 的页号为 48，当用 48 作检索项在快表中检索时，没有检索到页号为 48 的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存;如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始

36、地址写入快表。)解析：26.假设 CPU 执行某段程序时，950 次从 Cache 得到数据，50 次从主存得到数据，已知 Cache 存取周期为50 ns，主存存取周期为 200 ns(设每次访问时，Cache 访问与主存访问并发进行，如 Cache 命中则中断主存的访问)。求：(1)Cache 的命中率。(2)平均访问时间。(3)Cache 一主存系统的效率。（分数：2.00）_正确答案：(正确答案：(1)Cache 未命中情况下才需要从主存取数据，故 Cache 的命中率=Cache 命中次数(Cache 命中次数+Cache 未命中次数) =950(950+50) =095 (2)平均

37、访问时间=(95050 ns+50200 ns)1000=575 ns (3)Cache 一主存系统的效率=Cache 存取周期平均访问时间 =50575100 =870)解析：27.已知某 8 位机的主存采用半导体存储器，地址码为 18 位，若使用 4K4 位 RAM 芯片组成该机所允许的最大主存空间，并选用模块条的形式，问： (1)若每个模块条为 32K8 位，共需几个模块条? (2)每个模块内共有多少片 RAM 芯片? (3)主存共需多少 RAM 芯片?CPU 如何选择各模块条?（分数：2.00）_正确答案：(正确答案：(1)由于主存地址码给定 18 位，所以最大存储空间为 2 18 =

38、256 KB，主存的最大容量为 256 KB 现每个模块条的存储容量为 32 KB，所以主存共需 256 KB32 KB=8 块板。 (2)每个模块条的存储容量为 32 KB，现使用 4K4 位的 RAM 芯片拼成 4K8 位(共 8 组)，用地址码的低 12 位(A 0 A 11 )直接接到芯片地址输入端，然后用地址的高 3 位(A 14 A 12 )通过 3 线一 8 线译码器输出，分别接到8 组芯片的选片端。共有 82=16 个 RAM。 (3)据前面所得，共需 8 个模块条，每个模块条上有 16 片芯片，故主存共需 816=128 片 RAM 芯片。)解析：28.设某机中，CPU 的地

39、址总线为 A 15 一 A 0 ，数据总线为 D 7 D 0 (A 0 、D 0 为最低位)。存储器地址空间为 3000H67FFH。其中 3000H 一 4FFFH 为 ROM 区，选用 4K2 的 ROM 芯片；5000H 一 67FFH 为 RAM区，选用 2K4 的 SRAM 芯片。请问： (1)组成该存储器需要多少片 ROM 芯片和 SRAM 芯片? (2)ROM 芯片、SRAM 芯片各需连接 CPU 的哪几根地址线和数据线? (3)应如何设置片选信号，分别写出各片选信号的逻辑表达式。（分数：2.00）_正确答案：(正确答案：(1)已知数据总线为 8 位，ROM 区为 3000H4F

40、FFFH，故 ROM 的容量为 8K8 b；ROM 芯片数=(8K8 b)(4K2b)=8 片(分为 2 组，每组 4 片)。RAM 区为 5000H67FFH，故 RAM 的容量为 6K8b；SRAM 芯片数=(6K8b)(2K4b)=6 片(分为 3 组，每组 2 片)。 (2)ROM 芯片的容量为4K2，具有 12 根地址线、2 根数据线，因此 ROM 芯片的地址线连接 CPu 地址线的低 12 位 A 11 A 0 ，每组 ROM 内的 4 片芯片分别连接 CPU 数据线的 D 7 D 6 、D 5 D 4 、D 3 D 2 、D 1 D 0 。SRAM 芯片的容量为 2K4，具有 1

41、1 根地址线、4 根数据线，因此 SRAM 芯片的地址线连接 CPU 地址线的低 11 位 A 10 A 0 ，每组 SRAM 内的 2 片芯片分别连接 CPU 数据线的 D 7 D 6 D 5 D 4 、D 3 D 2 D 1 D 0 。 (3)ROM 区有 2个片选信号，RAM 区有 3 个片选信号，共需 5 个片选信号，根据地址分配的要求，各片选信号的逻辑表达式如下： CS 0 =A 15 A 14 A 13 A 12 CS 1 =A 15 A 14 A 13 A 12 CS 2 =A 15 A 14 A 13 A 12 A 11 CS 3 =A 15 A 14 A 13 A 12 A 11 CS 4 =A 15 A 14 A 13 A 12 A 11)解析：