[计算机类试卷]软件水平考试（中级）网络工程师上午（基础知识）试题章节练习试卷3及答案与解析.doc

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1、软件水平考试（中级）网络工程师上午（基础知识）试题章节练习试卷 3及答案与解析 1 某 CPU的主振频率为 100 MHz，平均每个机器周期包含 4个主振周期。各类指令的平均机器周期数和使用频度如表 2.9所示，则该计算机系统的速度为平均约 (5)兆指令 /秒。若某项事务处理工作所要执行的机器指令数是控制程序 (以访内、比较与转移等其他指令为主 )220000条指令和业务程序 (以包括乘除在内的算术逻辑运算为主 )90000条指令，且指令使用频度基本如表 2.9所示，则该计算机系统的事务处理能力约为 (6)项 /秒。若其他条件不变， 仅提高主振频率至 150 MHz，则此时该计算机速度为平均约

2、 (7)兆指令 /秒，对上述事务的处理能力约为 (8)项 /秒。若主频仍为 100 MHz，但由于采用了流水线和专用硬件等措施，使各类指令的每条指令平均机器周期数都变为 1.25，则此时计算机的速度平均约 (9)兆指令 /秒。（ A） 1 （ B） 5 （ C） 10 （ D） 15 （ E） 20 （ A） 33.3 （ B） 5 （ C） 10 （ D） 15 （ E） 20 （ A） 1 （ B） 5 （ C） 10 （ D） 15 （ E） 20 （ A） 1 （ B） 50 （ C） 10 （ D） 15 （ E） 20 （ A） 1 （ B） 5 （ C） 10 （ D） 15 （

3、 E） 20 6 计算机执行程序所需的时间 P可用 P=I*CPI*T来估计，其中 I是程序经编译后的机器指令数， CPI是执行每条指令所需的平均机器周期数， T为每个机器周期的时间。 RISC计算机采用 (13)来提高机器的速度，它的指令系统具有 (14)的特点。指令控制部件的构建， (15)。 RISC机器又通过采用 (16)来加快处理器的数据处理速度。RISC的指令集使编译优化工作 。 （ A）虽增加 CPI，但更减少 T （ B）虽增加 CPI，但更减少 T （ C）虽增加 T，但更减少 CPI （ D）虽增加 I，但更减少 CPI （ A）指令种类少 （ B）指令种类多 （ C）指令

4、寻址方式多 （ D）指令功能复杂 （ A） CISC更适于采用硬布线控制逻辑，而 RISC更适于采用微程序控制 （ B） CISC更适于采用微程序控制，而 RISC更适于采用硬布线控制逻辑 （ C） CISC和 RISC都只采用微程序控制 （ D） CISC和 RISC都只采用硬布线控制逻辑 （ A）多寻址方式 （ B）大容量内存 （ C）大量的寄存器 （ D）更宽的数据总线 （ A）更简单 （ B）更复杂 （ C）不需要 （ D）不可能 11 现采用四级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果四个基本操作，每步操作时间依次为 60ns、 100ns、 50ns和

5、 70ns。该流水线的操作周期应为 (20)ns。若有一小段程序需要用 20条基本指令完成 (这些指令完全适合于在流水线上执行 )，则得到第一条指令结果需 (21)ns，完成该段程序需(22)ns。在流水线结构的计算机中，频繁执行 (23)指令时会严重影响机器的效率。当有中断请求发生时，采用不精确断点法，则 将 (24)。 （ A） 50 （ B） 70 （ C） 100 （ D） 280 （ A） 100 （ B） 200 （ C） 280 （ D） 400 （ A） 1400 （ B） 2000 （ C） 2300 （ D） 2600 （ A）条件转移 （ B）五条件转移 （ C）算术运算

6、 （ D）访问存储器 （ A）仅影响中断反应时间，不影响程序的正确执行 （ B）不仅影响中断反应时间，还影响程序的正确执行 （ C）不影响中断反应时间，但影响程序的正确执行 （ D）不影响中断反应时间，也不影响程序的正确执行 16 用并行处理技 术可以缩短计算机的处理时间。所谓并行性，是指 (25)。可以采用多种措施来提高计算机系统的并行性，它们可分成三类，即 (26)。提供专门用途的一类并行处理机 (亦称阵列处理机 )以 (27)方式工作，它适用于 (28)。多处理机是目前较高性能计算机的基本结构，它的并行任务的派生是 (29)。 （ A）多道程序工作 （ B）多用户工作 （ C）非单指令流

7、单数据流方式工作 （ D）在同一时间内完成两种或两种以上工作 （ A）多处理机、多级存储器和互联网络 （ B）流水结构、高速缓冲和精简指令集 （ C）微指令、虚拟存储和 I/O通道 （ D）资源重复、资源共享和时间重叠 （ A） SISD （ B） SIMD （ C） MISD （ D） MB4D （ A）事务处理 （ B）工业控制 （ C）矩阵运算 （ D）大量浮点计算 （ A）需要专门的指令来表示程序中并发关系和控制并发执行 （ B）靠指令本身就可以启动多个处理单元并行工作 （ C）只执行没有并发约束关系的程序 （ D）先并行执行，事后再用专门程序去解决并发约束 21 假设某计算机具有 1

8、MB的内存，并按字节编址，为了能存取该内存各地址的内容，其地址寄存器至少需要二进制 (33)位 。为使 4字节组成的字能从存储器中一次读出，要求存放在存储器中的字边界对齐，一个字的地址码应 (34)。若存储周期为 200 ns，且每个周期可访问 4个字节，则该存储器带宽为 (35)b/s。假如程序员可用的存储空间为 4MB，则程序员所用的地址为 (36)，而真正防问内存的地址称为(37)。 （ A） 10 （ B） 16 （ C） 20 （ D） 32 （ A）最低两位为 00 （ B）最低两位为 10 （ C）最高两位为 00 （ D）最高两位为 10 （ A） 20M （ B） 40M （

9、 C） 80M （ D） 160M （ A）有 效地址 （ B）程序地址 （ C）逻辑地址 （ D）物理地址 （ A）指令 （ B）物理地址 （ C）内存地址 （ D）数据地址 26 用作存储器的芯片有不同的类型。可随机读 /写，且只要不断电，其中存储的信息就可一直保存的存储器，称为 (38)。可随机读 /写，但即使在不断电的情况下其存储的信息要定时刷新才不致丢失的存储器，称为 (39)。所存信息由生产厂家用掩膜技术写好后就无法再改变的存储器称为 (40)。通过紫外线照射后可擦除所有信息，然后重新写入新的信息并可多次进行的存储器，称为 (41)。通过电信号可在数 秒钟内快速删除全部信息，但不能

10、进行字节级别删除操作的存储器，称为 (42)。 （ A） RAM （ B） VRAM （ C） DRAM （ D） SRAM （ A） RAM （ B） VRAM （ C） DRAM （ D） SRAM （ A） EPROM （ B） PROM （ C） ROM （ D） CDROM （ A） EPROM （ B） PROM （ C） ROM （ D） CDROM （ A） E2PROM （ B） Flash Memory （ C） EPROM （ D） Virtual Memory 31 设有三个指令系统相同的处理 机 X、 Y和乙它们都有 4KB的高速缓冲存储器和 32 MB的内存，但是其

11、存取周期都不一样，如表 2.11所示 (TIC和 TIM分别表示 I处理机 Cahce存取周期和主存存取周期 )。若某段程序所需指令或数据在 Cache中取到的概率为 P=0.5，则处理机 X的存储器平均存取周期为 (50)ms。假定指令执行时间与存储器的平均存取周期成正比，此时三个处理机执行该段程序由快到慢的顺序为 (51)。 若 P=0.65，则顺序为 (52)。 若 P=0.8，则顺序为 (53)。 若 P=0.85，则顺序为 (54)。 （ A） 0.2 （ B） 0.48 （ C） 0.52 （ D） 0.6 （ A） X、 Y、 Z （ B） X、 Z、 Y （ C） Z、 Y、

12、X （ D） Y、 Z、 X （ E） Z、 X、 Y （ A） X、 Y、 Z （ B） X、 Z、 Y （ C） Y、 X、 Z （ D） Y、 Z、 X （ E） Z、 X、 Y （ A） X、 Y、 Z （ B） X、 Z、 Y （ C） Y、 X、 Z （ D） Y、 Z、 X （ E） Z、 X、 Y （ A） X、 Y、 Z （ B） X、 Z、 Y （ C） Y、 X、 Z （ D） Y、 Z、 X （ E） Z、 X、 Y 36 在多级存储系统中， Cache处在 CPU和主存之 间，解决 (55)问题。若 Cache和主存的存取时间分别为 T1和 T2， Cache的命中率

13、为 H，则该计算机实际存取时间为 (56)。当 CPU向存储器执行读操作时，首先访问 Cache，若命中，则从 Cache中取出指令或数据，否则从主存中取出，送 (57)：当 CPU向存储器执行写操作时，为了使 Cache的内容和主存的内容保持一致，若采用 (58)法，则同时写入 Cache和主存。由于 Cache容量比主存容量小，因此当 Cache满时，执行把主存信息向Cache写入，就要淘汰 Cache中已有的信息，为了提高 Cache的命中率， 采用一种(59)替换算法。 （ A）主存容量扩充 （ B）主存和 CPU速度匹配 （ C）多个请求源访问主存 （ D） BIOS存放 （ A）

14、H.TI+T2 （ B） (1-H.T1)+H.T2 （ C） T2-H.T1 （ D） H.T1+(1-H).T2 （ A） Cache （ B） CPU （ C） Cache和 CPU （ D） Cache或 CPU （ A）写回 （ B）写通 （ C）映照 （ D）特征 （ A） LRU （ B） FIFO （ C） FILO （ D） RANDOM 41 SCSI是一种通用的系统级标准 输入 /输出接口，其中 (65)标准的数据宽度 16位，数据传送率达 20MB/s。大容量的辅助存储器常采用 RAID磁盘阵列。 RAID的工业标准共有六级。其中， (66)是镜像磁盘阵列，具有最高的安

15、全性； (67)是无独立校验盘的奇偶校验码磁盘阵列： (68)是采用纠错汉明码的磁盘阵列； (69)则是既无冗余也无校验的磁盘阵列，它采用了数据分块技术，具有最高的 I/O性能和磁盘空间利用率，比较容易管理，但没有容错能力。 （ A） SCSI- （ B） SCSI- （ C） FASTSCSI- （ D） FAST/WIDESCSI- （ A） RAID0 （ B） RAIDI （ C） RAID2 （ D） RAID3 （ E） RAID4 （ A） RAID0 （ B） RAIDI （ C） RAID2 （ D） RAID3 （ E） RAID5 （ A） RAID0 （ B） RAID

16、I （ C） RAID2 （ D） RAID3 （ E） RAID4 F RAID5 （ A） RAID0 （ B） RAIDI （ C） RAID2 （ D） RAID3 （ E） RAID4 F RAID5 46 直接存储器访问 (DMA)是一种 快速传递大量数据常用的技术。其工作过程大致如下： (1)向 CPU申请 DMA传送； (2)获得 CPU允许后， DMA控制器接管 (73)的控制权； (3)在 DMA控制器的控制下，在存储器和 (74)之间直接进行数据传送，在传送过程中不需要 (75)的参与。开始时需提供要传送数据的 (76)和 (77)。 (4)传送结束后，向 CPU返回 D

17、MA操作完成信号。 （ A）系统控制台 （ B）系统总线 （ C） I/O控制器， （ D）中央处理器 （ A）外部设备 （ B）运算器 （ C）缓冲 （ D）中央处 理器 （ A）外部设备 （ B）系统时钟 （ C）系统总线 （ D）中央处理器 （ A）结束地址 （ B）起始地址 （ C）设备类型 （ D）数据速率 （ A）结束地址 （ B）设备类型 （ C）数据长度 （ D）数据速率 软件水平考试（中级）网络工程师上午（基础知识）试题章节练习试卷 3答案与解析 1 【正确答案】 C 【试题解析】 指令平均占用总线周期数=2.525%+1.2540%+1.525%+155%+55%=2.5s

18、 每秒指令数 =时钟频率 /每个总线周期包括的时钟周期数 /指令平均占用 总线周期数 =100M/4/2.5 s=10M 计算机系统的事务处理能力即为单位时间内执行程序的能力。 由题中列出的使用频度我们可以得出如表 2.12所示的结论。项事务处理共需机器周期个数 =1052.5+1051.5+0.21055+0.81051.25+0.110515 =750000个 因为主振频率为 100MHz，平均每个机器周期包含 4个主振周期，所以每秒有 100M/4= 25M个机器周期。 一项事务所需时间为750000/250000000.03s，即每秒处理事务 I/0.03s=33.3项。 2 【正确答

19、案】 A 3 【正确答案】 D 4 【正确答案】 B 5 【正确答案】 E 6 【正确答案】 D 【试题解析】 精简指令系统 RISC主要是将一条复杂的指令替换成多条简单的指令来执行，这样就增加了所执行指令的数量，同时降低了原先指令的复杂度，使每条指令的执行时钟周期缩短，从而达到高效率运行的目的。 CISC更适于采用微程序控制，而 RISC 更适于采用硬布线控制逻辑， RISC机器又通过采用大量的寄存器来加快处理器的数据处理速度。 7 【正确答案】 A 8 【正 确答案】 B 9 【正确答案】 C 10 【正确答案】 A 11 【正确答案】 C 【试题解析】 出现条件转移指令和中断时，会影响流

20、水线的效率，因为它们打断了流水线，使得流水线不得不重新装载。当发生中断时，计算机并不立即响应该中断，而是先禁止指令继续进入流水线，然后等已在流水线中的所有指令执行完毕才响应该中断。如果遇到转移指令，则必须等待输入操作完成以后才能进行别的操作等；如果设置不精确断点法，则等已进入流水线的指令执行完，可能发生错误。 12 【正确答案】 D 13 【正确答案】 C 14 【正确答案】 A 15 【正确答案】 B 16 【正确答案】 D 【试题解析】 并行性是指在同一时间内完成两种或两种以上工作，提高计算机系统的并行性，它们可分成三类，即资源重复、资源共享和时间重叠。 17 【正确答案】 D 18 【正

21、确答案】 B 19 【正确答案】 C 20 【正确答案】 A 21 【正确答案】 C 【试题解析】 1M=220，因此， 1MB内存按字节编址，地址寄存器至少需要 20位。如果采用字节编址，则 4字节一次读出，即字长为 32位，每个字 有 4个单独编址的存储字节，字地址是该字高位字节的地址，总是等于 4的倍数，正好用地址码的最低两位 (0)来区分同一字的 4个字节。 若存储周期为 200ns，每个周期可访问 4个字节，则其带宽为 1/(20010-9)4=20106(b/s)c160Mb/s 因为可用的 4MB内存空间超出了实际的物理内存 1MB，称为逻辑地址，实际访问内存的地址为物理地址，所

22、以在程序运行时，需要把逻辑地址映射为实际的物理地址。 22 【正确答案】 A 23 【正确答案】 D 24 【正确答案】 C 25 【正确答案 】 B 26 【正确答案】 D 【试题解析】 本题考查对几种存储器的英文名称缩写的了解。 27 【正确答案】 C 28 【正确答案】 C 29 【正确答案】 A 30 【正确答案】 B 31 【正确答案】 C 【试题解析】 平均存取周期 =Cache存取周期 Cache命中率 +主存存取周期Cache失效率 =(0.50.04ms+0.51ms) =520ns 依此类推，因为执行速度与存取 周期 (执行时间 )成反比，因此在 Cache命中率分别为 0

23、.5、 0.65、 0.8、 0.85的条件下，三个处理机执行该段程序由快到慢的顺序分别为： Z、 Y、 X， Z、 X、 Y， X、 Z、 Y， X、 Y、 Z。 32 【正确答案】 C 33 【正确答案】 E 34 【正确答案】 B 35 【正确答案】 A 36 【正确答案】 B 【试题解析】 he的主要功能是提供 CPU与 RAM间的速度匹配问题，存储器效率的计算公式为： HTI+(1-H)T2。为了提高 Cache的命中率，我们常采用 LRU最近最少使用的 替换算法。 37 【正确答案】 D 38 【正确答案】 C 39 【正确答案】 B 40 【正确答案】 A 41 【正确答案】 B

24、 【试题解析】 RAID0：将多个较小的磁盘合并成一个大的磁盘，不具有冗余，并行 I/O，速度最快。 RAID0亦称为带区集。在存放数据时，其将数据按磁盘的个数进行分段，然后同时将这些数据写进这些盘中。所以在所有的级别中， RAID0的速度是最快的。但是 RAID0没有冗余功能，如果一个磁盘 (物理 )损坏，则所有的数据都无法使用。 RAlD1：两组相同的磁盘系统互作 镜像，速度没有提高，但是允许单个磁盘错，可靠性最高。 RAID1就是镜像。其原理为在主硬盘上存放数据的同时也在镜像硬盘上写一样的数据。当主硬盘 (物理 )损坏时，镜像硬盘则代替主硬盘工作。因为有镜像硬盘做数据备份，所以 RAID

25、1的数据安全性在所有的RAID级别上来说是最好的。但是其磁盘的利用率却只有 50%，是所有趾 上磁盘利用率最低的一个级别。 RAID3： RAID 3存放数据的原理和 RAID0、 RAID1不同。 RAID3以一个硬盘来存放数据的奇偶校验位，数据则分段存储于其余硬盘中。它像 RAID0一样以并行方式来存 放数据，但速度没有 RAID0快。如果数据盘 (物理 )损坏，则只要将坏硬盘换掉， RAID控制系统就会根据校验盘的数据校验位在新盘中重建坏盘上的数据。不过，如果校验盘 (物理 )损坏，则全部数据都无法使用。利用单独的校验盘来保护数据虽然没有镜像的安全性高，但是硬盘利用率得到了很大的提高，为

26、 n-1。 RAID5：向阵列中的磁盘写数据，奇偶校验数据存放在阵列中的各个盘上，允许单个磁盘出错。 RAID5也是以数据的校验位来保证数据的安全，但它不是以单独硬盘来存放数据的校验位，而是将数据段的校验位交互存放于各个硬盘上。这样，任何 一个硬盘损坏都可以根据其他硬盘上的校验位来重建损坏的数据。硬盘的利用率为 n-1。 42 【正确答案】 B 43 【正确答案】 E 44 【正确答案】 C 45 【正确答案】 A 46 【正确答案】 B 【试题解析】 DMA 方式由硬件实现。计算机硬件中设有 DMA控制器， DMA控制器负责 DMA请求、 DMA处理等工作的控制。总线使用权的转移由总线控制器

27、负责。 DMA工作过程是指从 DMA请求产生到总线使用权交还给 CPU的整个过程。 DMA工作过程如下：外设发出 DMA请求； CPU在总线周期结束时 检查有无DMA请求，若有 DMA请求，则响应 DMA请求，把总线让给 DMA控制器：DMA控制器接管总线的使用权，在 DMA控制器的控制下通过总线实现外设与内存之间的数据交换，这时交换数据的内存地址及数量由 DMA控制器给出；数据交换完成后， DMA控制器把总线的使用权交还给 CPU。在最简单的 MemDMA情况中，我们需要告诉 DMA控制器源端地址、目标端地址和待传送的字的个数。 47 【正确答案】 A 48 【正确答案】 D 49 【正确答案】 B 50 【正确答案】 C