第六章 时序逻辑电路的分析与设计.ppt

《第六章 时序逻辑电路的分析与设计.ppt》由会员分享，可在线阅读，更多相关《第六章 时序逻辑电路的分析与设计.ppt（40页珍藏版）》请在麦多课文档分享上搜索。

1、第六章 时序逻辑电路的分析与设计,6.1 时序逻辑电路的基本概念,6.2 时序逻辑电路的分析方法,6.3 同步时序逻辑电路的设计方法,教学要求,掌握同步时序逻辑电路的分析方法。 了解异步时序电路的分析方法。重点：同步时序逻辑电路的分析。难点：同步时序逻辑电路的分析。作业：P234 6.2.5 6.2.8,时序电路必然具有记忆功能，因而组成时序电路的基本单元是触发器。,一、时序逻辑电路的特点,在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关者，都叫做时序逻辑电路，简称时序电路。,6.1 概述,反馈,触发器,二、时序电路的分类,（1） 根据时钟分类 同步时序电

2、路: 各个触发器的时钟脉冲相同，电路状态改变时，电路中要更新状态的触发器是同步翻转的。异步时序电路: 各个触发器的时钟脉冲不同，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。（2）根据输出分类 米利型时序电路: 输出不仅与现态有关，而且还决定于电路当前的输入。Mealy 穆尔型时序电路: 其输出仅决定于电路的现态，与电路当前的输入无关；Moore 或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。,三、时序电路的描述,1.逻辑方程式,2.状态表,状态方程： （6.1.3）是核心，是着手点。,驱动方程： （6.1.2）是关键，是重点。,输出方程： （6.1.1）

3、是目的，是功能点。,由功能决定,由触发器类型决定,条件,现态,次态或输出,3.状态图,4.时序图,条件,次态与现态可以相同,6.2 时序逻辑电路的分析,一、分析步骤：,1、写出已知电路各CP表达式，各触发器驱动方程，时序电路的输出方程；,2、求出电路状态方程；,3、列出状态表、或状态图或时序图；,4、总结电路功能。,同步电路可以不写,电路图,时钟方程、驱动方程和输出方程,状态方程,状态图、状态表或时序图,判断电路逻辑功能,1,2,3,5,计算,4,例,时钟方程：,输出方程：,输出仅与电路现态有关，为穆尔型时序电路。,同步时序电路的时钟方程可省去不写。,驱动方程：,1,写方程式,2,求状态方程,

4、JK触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0 0 1,0 1 1,1 0 1,1 1 1,0 0 0,0 1 0,1 0 0,1 1 0,0,0,0,0,1,1,0,0,4,画状态图、时序图,状态图,5,电路功能,时序图,有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即： 000001011111110100000 所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，

5、计数器又重新从000开始计数，并产生输出Y1。,例2 试分析如图所示时序电路的逻辑功能。,电路是由两个JK触发器组成的莫尔型同步时序电路。,解：,1.了解电路组成。,J2=K2=X Q1,J1=K1=1,Y=Q2Q1,2.写出下列各逻辑方程式：,输出方程,激励方程,J2=K2=X Q1,J1=K1=1,将激励方程代入JK触发器的特性方程得状态方程,整理得：,FF2,FF1,3.列出其状态转换表，画出状态转换图和波形图,Y=Q2Q1,状态图,根据状态转换表，画出波形图。,X=0时,电路功能：可逆计数器,X=1时,Y可理解为进位或借位端。,电路进行加1计数,电路进行减1计数 。,.确定电路的逻辑功

6、能.,例,电路没有单独的输出，为穆尔型时序电路。,异步时序电路，时钟方程：,驱动方程：,1,写方程式,2,求状态方程,D触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,5,电路功能,由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即： 000111110101100011010001000 电路具有递减计数功能，是一个3位二进制异步减法计数器。,画状态图、时序图,教学要求,掌握同步时序逻辑电路的设计方法。重点、难点： 同步时序逻辑电路的设计步骤。作业：P237 6.3.2 6.3.3,6.3 时序逻辑电路的设计方法,一、设

7、计步骤：,1、画出状态图，并化简；,2、对各状态进行编码；,3、选择触发器的个数和类型；,4、列出真值表，写出各触发器驱动方程；,5、画逻辑图，并校验自启动能力。,设计要求,原始状态图,最简状态图,画电路图,检查电路能否自启动,1,2,4,6,时序电路的设计步骤：,选触发器，求时钟、输出、状态、驱动方程,5,状态分配,3,化简,例,1,建立原始状态图,设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。,状态化简,2,状态分配,3,已经最简。,已是二进制状态。,4,选触发器，求时钟、输出、状态、驱动方程,因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，

8、分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为：,输出方程：,状态方程,不化简，以便使之与JK触发器的特性方程的形式一致。,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态111代入状态方程计算：,可见111的次态为有效状态000，电路能够自启动。,设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输出Y 000000001000110,例,1,建立原始状态图,S0,S1,S2,S3,设电路开始处于初始状态为S0。,第一次输入1时，由状态S0转入状态S1，并输出0

9、；,1/0,X/Y,若继续输入1，由状态S1转入状态S2，并输出0；,1/0,如果仍接着输入1，由状态S2转入状态S3，并输出1；,1/1,此后若继续输入1，电路仍停留在状态S3，并输出1。,1/1,电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。,0/0,0/0,0/0,0/0,原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,状态化简,2,状态分配,3,所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在

10、输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。,S0=00S1=01S2=10,4,选触发器，求时钟、输出、状态、驱动方程,选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：,输出方程,状态方程,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态11代入输出方程和状态方程计算：,电路能够自启动。,例,设计一个异步时序电路，要求如右图所示状态图。,4,选触发器，求时钟、输出、状态、驱动方程,选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。,输出方程,次态卡诺图,时钟方程：,FF0每

11、输入一个CP翻转一次，只能选CP。,选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。,电路图,5,检查电路能否自启动,6,将无效状态110、111代入输出方程和状态方程计算：,电路能够自启动。,特性方程：,本节小结：,时序电路的特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。时序电路的逻辑功能可用逻辑图、状态方程、状态表、卡诺图、状态图和时序图等6种方法来描述，它们在本质上是相通的，可以互相转换。时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。,