【考研类试卷】计算机学科专业基础综合组成原理-存储器层次结构(六)及答案解析.doc

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1、计算机学科专业基础综合组成原理-存储器层次结构(六)及答案解析(总分：100.00，做题时间：90 分钟)一、B单项选择题/B(总题数：45，分数：45.00)1.下列关于存储系统层次结构的说法中，不正确的是_。 A.存储层次结构中，离 CPU 越近的存储器速度越快，价格越贵，容量越小 B.Cache-主存层次设置的目的是为了提高主存的等效访问速度 C.主存-辅存层次设置的目的是为了提高主存的等效存储容量 D.存储系统层次结构对程序员都是透明的（分数：1.00）A.B.C.D.2.存储器的存取周期与存储器的存取时间的关系是_。 A.存取周期大于存取时间 B.存取周期等于存取时间 C.存取周期小

2、于存取时间 D.存取周期与存取时间关系不确定（分数：1.00）A.B.C.D.3.以下几种存储器中，存取速度最快的是_。 A.Cache B.寄存器 C.内存 D.光盘（分数：1.00）A.B.C.D.4.属于易失性存储器的是_。 A.E2PROM B.Cache C.Flash Memory D.CD-ROM（分数：1.00）A.B.C.D.5.虚拟存储器理论上的最大容量取决于_。 A.辅存容量 B.主存容量 C.虚地址长度 D.实地址长度（分数：1.00）A.B.C.D.6.下列存储保护方案中，不是针对“地址越界”访存违例的是_。 A.界限保护 B.键保护 C.环保护 D.设置访问权限位（

3、分数：1.00）A.B.C.D.7.下列关于 DRAM 刷新的说法中，错误的是_。 A.刷新是指对 DRAM 中的存储电容重新充电 B.刷新是通过对存储单元进行“读但不输出数据”的操作来实现 C.由于 DRAM 内部设有专门的刷新电路，所以访存期间允许进行刷新 D.刷新期间不允许访存，这段时间称为“访存死区(也叫死时间)”（分数：1.00）A.B.C.D.8.下列关于 ROM 和 RAM 的叙述中，正确的是_。 A.CD-ROM 实质上是 ROM B.Flash 是对 RAM 的改进，可以实现随机存取 C.RAM 的读出方式是破坏性读出，因此读后需要再生 D.只有 DRAM 读后需要刷新（分数

4、：1.00）A.B.C.D.9.下面是有关 DRAM 和 SRAM 存储器芯片的叙述：DRAM 芯片的集成度比 SRAM 高DRAM 芯片的成本比 SRAM 高DRAM 芯片的速度比 SRAM 快DRAM 芯片工作时需要刷新，SRAM 芯片工作时不需要刷新通常情况下，错误的是_。 A.和 B.和 C.和 D.和（分数：1.00）A.B.C.D.10.下列关于 DRAM 刷新的说法中，错误的是_。 A.刷新操作按行进行，一次刷新一行中的全部存储单元 B.刷新所需的行地址由 DRAM 内部的刷新计数器(行地址生成器)给出 C.集中刷新的“死时间”要大于异步刷新的“死时间” D.分散刷新方式同样存在

5、“死时间”（分数：1.00）A.B.C.D.11.下列关于 Cache 的说法中，正确的是_。 A.采用直接映像时，Cache 无需考虑替换问题 B.如果选用最优替换算法，则 Cache 的命中率可以达到 100% C.Cache 本身的速度越快，则 Cache 存储器的等效访问速度就越快 D.Cache 的容量与主存的容量差别越大越好（分数：1.00）A.B.C.D.12.“小端次序”的机器上，四字节数据 12345678H 按字节地址由小到大依次存在为_。 A.12345678H B.56781234H C.34127856H D.78563412H（分数：1.00）A.B.C.D.13.

6、为了提高访问主存中信息的速度，要求“信息按整数边界存储(对齐方式存储)”，其含义是_。 A.信息的字节长度必须是整数 B.信息单元的存储地址是其字节长度的整数倍 C.信息单元的字节长度必须是整数 D.信息单元的存储地址必须是整数（分数：1.00）A.B.C.D.14.某存储系统中，主存容量是 Cache 容量的 1024 倍，Cache 被分为 8 个块，当主存地址和 Cache 地址采用直接映像方式时，地址映射表的大小应为_。(假设不考虑一致维护位。) A.61025bits B.810bits C.61024bits D.811bits（分数：1.00）A.B.C.D.15.下面说法中正确

7、的是_。 A.有了稳定的地址和写入的数据，再有了片选信号才能给出写命令，以便保证无误的写操作 B.有了稳定的地址与片选信号才可以读 C.信号应有一定的持续时间，以保证读写操作得以正常完成 D.以上说法都正确（分数：1.00）A.B.C.D.16.虚拟存储器中的页表有快表和慢表之分，下面关于页表的叙述中正确的是_。 A.快表与慢表都存储在主存中，但快表比慢表容量小 B.快表采用了优化的搜索算法，因此查找速度快 C.快表比慢表的命中率高，因此快表可以得到更多的搜索结果 D.快表采用高速存储器件组成，按照查找内容访问，因此比慢表查找速度快（分数：1.00）A.B.C.D.17.已知 Cache 命中

8、率 H=0.98，主存比 Cache 慢 4 倍，已知主存的存取周期为 200ns，Cache/主存的效率是_。 A.0.92 B.0.94 C.0.96 D.0.98（分数：1.00）A.B.C.D.18.已知 Cache 命中率 H=0.98，主存比 Cache 慢 4 倍，已知主存的存取周期为 200ns，平均访问时间是_。 A.125ns B.75ns C.55ns D.53ns（分数：1.00）A.B.C.D.19.CPU 执行一段程序时，Cache 完成存取的次数为 3800 次，主存完成存取的次数为 200 次，已知 Cache存取周期为 50ns，主存为 250ns，那么 Ca

9、che/主存系统的效率为_。 A.86.3% B.87.2% C.83.3% D.85.5%（分数：1.00）A.B.C.D.20.下列关于 Cache 和虚拟存储器的叙述中，正确的是_。 A.当 Cache 没有命中时，会引起处理器切换进程，以更新 Cache 中的内容 B.当虚拟存储器失效(如缺页)时，处理器将会切换进程，以更新主存中的内容 C.Cache 和虚拟存储器由硬件和操作系统共同实现，对应用程序员均是透明的 D.虚拟存储器的容量等于主存和辅存的容量之和（分数：1.00）A.B.C.D.21.影响高速缓存命中率的因素有_。每次与内存交换信息的单位量 Cache 的容量Cache 结

10、构 不同映像方式 主存的大小 A.、 B.、和 C.、和 D.只有（分数：1.00）A.B.C.D.22.设某按字节编址的计算机已配有 00000H07FFFH 的 ROM 区，地址线为 20 位，现再用 16K8 位的 RAM芯片构成剩下的 RAM 区 08000HFFFFFH，则需要这样的 RAM 芯片_片。 A.61 B.62 C.63 D.64（分数：1.00）A.B.C.D.23.下列关于相联存储器的说法中，错误的是_。 A.相联存储器指的是按内容访问的存储器 B.在实现技术相同的情况下，容量较小的相联存储器速度较快 C.相联存储器结构简单，价格便宜 D.在存储单元数目不变的情况下，

11、存储字长变长，相联存储器的访问速度下降（分数：1.00）A.B.C.D.24.下列关于 DRAM 和 SRAM 的说法中，错误的是_。SRAM 不是易失性存储器，而 DRAM 是易失性存储器DRAM 比 SRAM 集成度更高，因此读写速度也更快主存只能由 DRAM 构成，而高速缓存只能由 SRAM 构成与 SRAM 相比，DRAM 由于需要刷新，所以功耗较高 A.、和 B.、和 C.、和 D.、和（分数：1.00）A.B.C.D.25.某机字长 32 位，主存容量 1 MB，按字编址，块长 512 B，Cache 共可存放 16 个块，采用直接映射方式，则 Cache 地址长度为_。 A.11

12、 位 B.13 位 C.18 位 D.20 位（分数：1.00）A.B.C.D.26.在 Cache 和主存构成的两级存储体系中，Cache 的存取时间是 100ns，主存的存取时间是 1000ns。如果希望有效(平均)存取时间不超过 Cache 存取时间的 15%，则 Cache 的命中率至少应为_。 A.90% B.98% C.95% D.99%（分数：1.00）A.B.C.D.27.下列关于 Cache 写策略的论述中，错误的是_。 A.全写法(写直达法)充分保证 Cache 与主存的一致性 B.采用全写法时，不需要为 Cache 行设置“脏位/修改位” C.写回法(回写法)降低了主存带

13、宽需求(即减少了 Cache 与主存之间的通信量) D.多处理器系统通常采用写回法（分数：1.00）A.B.C.D.28.假定用若干个 8K8 位的芯片组成一个 32K32 位的存储器，则地址 41FOH 所在芯片的最大地址是_。 A.0000H B.4FFFH C.5FFFH D.7FFFH（分数：1.00）A.B.C.D.29.某机器采用四体低位交叉存储器，现分别执行下述操作：(1)读取 6 个连续地址单元中存放的存储字，重复 80 次；(2)读取 8 个连续地址单元中存放的存储字，重复 60 次；则(1)、(2)所花时间之比为_。 A.1:1 B.2:1 C.4:3 D.3:4（分数：1

14、.00）A.B.C.D.30.某计算机的存储系统由 Cache-主存系统构成，Cache 的存取周期为 10ns，主存的存取周期为 50ns。在CPU 执行一段程序时，Cache 完成存取的次数为 4800 次，主存完成的存取次数为 200 次，该 Cache-主存系统的效率是_。(设 Cache 和主存不能同时访问。) A.0.833 B.0.856 C.0.958 D.0.862（分数：1.00）A.B.C.D.31.某机字长 32 位，主存容量 1MB，按字编址，块长 512B，Cache 共可存放 16 个块，采用直接映像方式，则 Cache 地址长度为_。 A.11 位 B.13 位

15、 C.18 位 D.20 位（分数：1.00）A.B.C.D.32.n 体(模 n)交叉编址存储器在_时，其存取带宽是单体存储器的 n 倍。 A.连续访存的 n 个地址是针对同一个存储模块 B.任何情况下都能 C.连续访存的 n 个地址是针对不同的存储模块 D.任何情况下都不能（分数：1.00）A.B.C.D.33.设有主存-Cache 层次的存储器，其主存容量 1MB，Cache 容量 16KB，每字块有 8 个字，每字 32 位，采用直接地址映像方式。若主存地址为 35301H，且 CPU 访问 Cache 命中，则该主存块在 Cache 的第_字块中(Cache 起始字块为第 0 字块)

16、。 A.152 B.153 C.154 D.151（分数：1.00）A.B.C.D.34.双端口存储器在_发生访问冲突。 A.左端口与右端口同时被访问的情况下 B.同时访问左端口与右端口的地址码不同的情况下 C.同时访问左端口与右端口的地址码相同的情况下 D.任何情况下都不（分数：1.00）A.B.C.D.35.下列关于双端口存储器和交叉存储器的叙述中，正确的是_。 A.双端口存储器两个端口使用同一组地址线、数据线和读写控制线，同时访问同一区间、同一单元。 B.双端口存储器当两个端口同时访问相同的地址码时必然会发生冲突 C.高位多体交叉存储器的设计依据了程序的局部性原理 D.高位四体交叉存储器

17、可能在一个存储周期内连续访问四个模块（分数：1.00）A.B.C.D.36.下列关于主存一体多字和多体交叉方案的叙述中，不正确的是_。 A.主存一体多字使每个主存单元同时存储几个主存字，则每一次读操作就同时读出几个主存字，大大提高了主存读出一个字的平均速度 B.多体交叉编址把主存储器分成几个能独立读写的、字长为多个主存字的主体 C.主存一体多字需要把每次读出的几个主存字保存在一个位数足够长的存储器中 D.多体交叉编址按读写需要情况，分别对每个存储体执行读写，几个存储体协同运行，提高了存储体的读写速度（分数：1.00）A.B.C.D.37.设存储器容量为 32 字，字长为 64 位。模块数 m=

18、4，采用低位交叉方式。存储周期 T=200ns，数据总线宽度为 64 位，总线传输周期 r=50ns。该交叉存储器的带宽是_。 A.32107b/s B.8107b/s C.73107b/s D.18x107b/s（分数：1.00）A.B.C.D.38.某机器采用四体低位交叉存储器，现分别执行下述操作：(1)读取 6 个连续地址单元中存放的存储字，重复 80 次；(2)读取 8 个连续地址单元中存放的存储字，重复 60 次。则(1)和(2)所花时间之比为_。 A.1:1 B.2:1 C.4:3 D.3:4（分数：1.00）A.B.C.D.39.设 n 体交叉编址(低位交叉)存储器中每个体的存储

19、字长等于数据总线宽度，每个体存取一个字的存取周期为 T，总线传输周期为 t，则 T 与 t 的关系以及读取地址连续的 n 个字需要的时间分别是_。 A.T=t，T+nt B.T=(n-1)t，T+n C.T=nt，T+nt D.T=nt，T+(n-1)t（分数：1.00）A.B.C.D.40.实现虚拟存储器的关键是虚拟地址向实际地址的快速变换。为此，在处理器内部设置一个特殊的Cache 来记录最近使用页的页表项，以快速完成地址转换。不同文献对这个特殊的 Cache 有不同的称呼。下列选项中，不属于这些称呼的是_。 A.转换旁视缓冲器(TLB) B.转换后援缓冲器 C.快表 D.慢表（分数：1.

20、00）A.B.C.D.41.虚拟存储器不能解决的问题是_。 A.存储系统成本高 B.编程空间受限 C.访存速度慢 D.多道程序共享主存而引发的信息安全（分数：1.00）A.B.C.D.42.在页面尺寸为 4KB 的页式存储管理中，页表中的内容依次是 2、5、6、8、7、11，则物理地址 32773对应的逻辑地址为_。 A.32773 B.42773 C.12293 D.62773（分数：1.00）A.B.C.D.43.当缺页故障处理完毕后，处理器将_。 A.重新执行引发缺页故障的指令 B.执行导致发生缺页故障的指令的下一条指令 C.重新开始执行发生缺页故障的指令所在的进程 D.终止执行发生缺页

21、故障的指令所在的进程（分数：1.00）A.B.C.D.44.页式存储管理系统不会出现_。 A.抖动/颠簸 B.内零头(内碎片) C.外零头(外碎片) D.越界访问（分数：1.00）A.B.C.D.45.下列关于页式存储管理与段式存储管理的区别的论述中，正确的是_。 A.页式存储管理更有利于存储保护 B.段式存储管理的存储空间利用率较高 C.在段式存储管理中，指令或数据不会跨段存储 D.段的尺寸要大于页的尺寸（分数：1.00）A.B.C.D.二、B综合应用题/B(总题数：7，分数：55.00)46.说明页表的组成与程序逻辑地址到内存物理地址的变换过程。快表是一定要有的吗?说明快表内容的组成与读写

22、原理。（分数：7.00）_47.说明段表的组成与逻辑段地址到内存物理地址的变换。（分数：8.00）_48.CPU 执行一段程序时，Cache 完成存取的次数为 5000 次，主存完成存取的次数为 200 次。已知 Cache存取周期为 40ns，主存储取周期为 160ns。求：(1)Cache 的命中率 H。(2)Cache-主存系统的访问效率 e。(3)平均访问时间 Ta。（分数：8.00）_49.用快表(页表)的虚实地址转换条件，快表放在相联存储器中，其容量为 8 个存储单元，问： (1)当 CPU 按虚地址 1 去访问主存时主存的实地址码是多少? (2)当 CPU 按虚地址 2 去访问主

23、存时主存的实地址码是多少? (3)当 CPU 按虚地址 3 去访问主存时主存的实地址码是多少? 页 号 该页在主存中的起始地址33 4200025 380007 960006 600004 4000015 800005 5000030 70000（分数：8.00）_50.假设 CPU 执行某段程序时，950 次从 Cache 得到数据，50 次从主存得到数据，已知 Cache 存取周期为50ns，主存存取周期为 200ns(设每次访问时，Cache 访问与主存访问并发进行，如(Cache 命中则中断主存的访问)。求： (1)Cache 的命中率。 (2)平均访问时间。 (3)cache-主存系

24、统的效率。（分数：8.00）_51.已知某 8 位机的主存采用半导体存储器，地址码为 18 位，若使用 4K4 位 RAM 芯片组成该机所允许的最大主存空间，并选用模块条的形式，问： (1)若每个模块条为 32K8 位，共需几个模块条? (2)每个模块内共有多少片 RAM 芯片? (3)主存共需多少 RAM 芯片?CPU 如何选择各模块条?（分数：8.00）_52.设某机中，CPU 的地址总线为 A15A 0，数据总线为 D7D 0(A0D0为最低位)。存储器地址空间为3000H67FFH。其中 3000H4FFFH 为 ROM 区，选用 4K2 的 ROM 芯片；5000H67FFH 为 R

25、AM 区，选用2K4 的 SRAM 芯片。请问：(1)组成该存储器需要多少片 ROM 芯片和 SRAM 芯片?(2)ROM 芯片、SRAM 芯片各需连接 CPU 的哪几根地址线和数据线?(3)应如何设置片选信号，分别写出各片选信号的逻辑表达式。（分数：8.00）_计算机学科专业基础综合组成原理-存储器层次结构(六)答案解析(总分：100.00，做题时间：90 分钟)一、B单项选择题/B(总题数：45，分数：45.00)1.下列关于存储系统层次结构的说法中，不正确的是_。 A.存储层次结构中，离 CPU 越近的存储器速度越快，价格越贵，容量越小 B.Cache-主存层次设置的目的是为了提高主存的

26、等效访问速度 C.主存-辅存层次设置的目的是为了提高主存的等效存储容量 D.存储系统层次结构对程序员都是透明的（分数：1.00）A.B.C.D. 解析：此题考查的知识点：存储系统层次结构的基本概念。Cache-主存层次对所有程序员都是透明的。主存-辅存层次只对应用程序员透明，对系统程序员不透明。2.存储器的存取周期与存储器的存取时间的关系是_。 A.存取周期大于存取时间 B.存取周期等于存取时间 C.存取周期小于存取时间 D.存取周期与存取时间关系不确定（分数：1.00）A. B.C.D.解析：此题考查存储器存取周期与存取时间的概念及其关系。存取周期是存储器进行连续地读或写操作允许的最短时间间

27、隔，存取时间是存储器进行一次读或写操作所需的平均时间。3.以下几种存储器中，存取速度最快的是_。 A.Cache B.寄存器 C.内存 D.光盘（分数：1.00）A.B. C.D.解析：存储层次结构中，离 CPU 越近的存储器速度越快，价格越贵，容量越小。寄存器就是离 CPU 最近的存储器。4.属于易失性存储器的是_。 A.E2PROM B.Cache C.Flash Memory D.CD-ROM（分数：1.00）A.B. C.D.解析：易失性存储器包括 Cache。5.虚拟存储器理论上的最大容量取决于_。 A.辅存容量 B.主存容量 C.虚地址长度 D.实地址长度（分数：1.00）A.B.

28、C. D.解析：虚地址和实地址是虚拟存储器的两个基本概念，虚拟存储器的最大容量取决于虚地址长度，主存储器的最大容量取决于实地址长度。6.下列存储保护方案中，不是针对“地址越界”访存违例的是_。 A.界限保护 B.键保护 C.环保护 D.设置访问权限位（分数：1.00）A.B.C.D. 解析：设置访问权限位是针对“访问越权”访存违例的。7.下列关于 DRAM 刷新的说法中，错误的是_。 A.刷新是指对 DRAM 中的存储电容重新充电 B.刷新是通过对存储单元进行“读但不输出数据”的操作来实现 C.由于 DRAM 内部设有专门的刷新电路，所以访存期间允许进行刷新 D.刷新期间不允许访存，这段时间称

29、为“访存死区(也叫死时间)”（分数：1.00）A.B.C. D.解析：DRAM 在访存期间不允许刷新。8.下列关于 ROM 和 RAM 的叙述中，正确的是_。 A.CD-ROM 实质上是 ROM B.Flash 是对 RAM 的改进，可以实现随机存取 C.RAM 的读出方式是破坏性读出，因此读后需要再生 D.只有 DRAM 读后需要刷新（分数：1.00）A.B.C.D. 解析：CD-ROM 是光盘存储器，是一种机械式的存储器，与 ROM 有本质的区别，选项 A 错误。Flash 存储器是 E2PROM 的改进产品，虽然它也可以实现随机存取，但从原理上讲仍属于 ROM，而且 RAM 是易失性存储

30、器，选项 B 错误。DRAM 的读出方式并不是破坏性的，读出后不需再生，选项 C 错误。SRAM 采用双稳态触发器来记忆信息，因此不需要再生：而 DRAM 采用电容存储电荷的原理来存储信息，只能维持很短的时间，因此需要再生，选项 D 正确。9.下面是有关 DRAM 和 SRAM 存储器芯片的叙述：DRAM 芯片的集成度比 SRAM 高DRAM 芯片的成本比 SRAM 高DRAM 芯片的速度比 SRAM 快DRAM 芯片工作时需要刷新，SRAM 芯片工作时不需要刷新通常情况下，错误的是_。 A.和 B.和 C.和 D.和（分数：1.00）A.B. C.D.解析：DRAM 的集成度高于 SRAM，

31、SRAM 的速度高于 DRAM，可以推出 DRAM 的成本低于 SRAM。SRAM 芯片工作时不需要刷新，DRAM 芯片工作时需要刷新。随机存储器 RAM 可分为静态和动态两种。SRAM 由 6 个 MOS 管组成一个记忆单元，它的存取速度快，但集成度低，功耗也较大；DRAM 由 4 个 MOS 管或单个 MOS 管组成一个记忆单元，它的集成度高，功耗小，但存取速度慢。DRAM 是靠 MOS 电路中的栅极电容来存储信息的，栅极电容上的电荷数目会随着时间推移逐步泄漏，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程称为刷新。10.下列关于 DRAM 刷新的说法中，错误的是_。 A.刷新操作

32、按行进行，一次刷新一行中的全部存储单元 B.刷新所需的行地址由 DRAM 内部的刷新计数器(行地址生成器)给出 C.集中刷新的“死时间”要大于异步刷新的“死时间” D.分散刷新方式同样存在“死时间”（分数：1.00）A.B.C.D. 解析：分散刷新方式不存在死时间。11.下列关于 Cache 的说法中，正确的是_。 A.采用直接映像时，Cache 无需考虑替换问题 B.如果选用最优替换算法，则 Cache 的命中率可以达到 100% C.Cache 本身的速度越快，则 Cache 存储器的等效访问速度就越快 D.Cache 的容量与主存的容量差别越大越好（分数：1.00）A. B.C.D.解析

33、：由于主存块是在不命中时被装入 Cache，所以 Cache 命中率不可以达到 100%。命中率比 Cache 本身速度对 Cache 的等效访问速度影响更大。12.“小端次序”的机器上，四字节数据 12345678H 按字节地址由小到大依次存在为_。 A.12345678H B.56781234H C.34127856H D.78563412H（分数：1.00）A.B.C.D. 解析：此题考查小端次序的基本概念。13.为了提高访问主存中信息的速度，要求“信息按整数边界存储(对齐方式存储)”，其含义是_。 A.信息的字节长度必须是整数 B.信息单元的存储地址是其字节长度的整数倍 C.信息单元的

34、字节长度必须是整数 D.信息单元的存储地址必须是整数（分数：1.00）A.B. C.D.解析：此题考查“信息按整数边界存储”的概念。14.某存储系统中，主存容量是 Cache 容量的 1024 倍，Cache 被分为 8 个块，当主存地址和 Cache 地址采用直接映像方式时，地址映射表的大小应为_。(假设不考虑一致维护位。) A.61025bits B.810bits C.61024bits D.811bits（分数：1.00）A.B.C.D. 解析：由于 Cache 被分为 8 个块，那么 Cache：有 8 行，采用直接映像，一行相当于一组。故该标记阵列每行存储 1 个标记项，其中主存标

35、记项为 10bits(210=1024，是 Cache 容量的 1024 倍，那么就是地址长度比 Cache 长 10 位)，加上 1 位有效位，即为 811bits。15.下面说法中正确的是_。 A.有了稳定的地址和写入的数据，再有了片选信号才能给出写命令，以便保证无误的写操作 B.有了稳定的地址与片选信号才可以读 C.信号应有一定的持续时间，以保证读写操作得以正常完成 D.以上说法都正确（分数：1.00）A.B.C.D. 解析：存储器读写操作时，地址信号、片选信号、读写命令、读出的数据或写入的数据，它们之间在时序配合上要满足以下这些条件：有了稳定的地址与片选信号才可以读；有了稳定的地址和写

36、入的数据，再有了片选信号才能给出写命令，以便保证无误的写操作。此外，这些信号应有一定的持续时间，以保证读写操作得以正常完成。16.虚拟存储器中的页表有快表和慢表之分，下面关于页表的叙述中正确的是_。 A.快表与慢表都存储在主存中，但快表比慢表容量小 B.快表采用了优化的搜索算法，因此查找速度快 C.快表比慢表的命中率高，因此快表可以得到更多的搜索结果 D.快表采用高速存储器件组成，按照查找内容访问，因此比慢表查找速度快（分数：1.00）A.B.C.D. 解析：快表采用的是相联存储器，而不是依赖搜索算法来查找的，而慢表通常是依赖于查找算法，故选项A 和 B 错误。快表的命中率有可能高于慢表，但快

37、表仅是慢表的一个部分拷贝，不能得到比慢表更多的结果，因此选项 C 错误。17.已知 Cache 命中率 H=0.98，主存比 Cache 慢 4 倍，已知主存的存取周期为 200ns，Cache/主存的效率是_。 A.0.92 B.0.94 C.0.96 D.0.98（分数：1.00）A.B. C.D.解析：R=T m/Tc=4；T c=Tm/4=50ns；E=1/R+(1-R)H=1/4+(1-4)0.98=0.94。18.已知 Cache 命中率 H=0.98，主存比 Cache 慢 4 倍，已知主存的存取周期为 200ns，平均访问时间是_。 A.125ns B.75ns C.55ns

38、D.53ns（分数：1.00）A.B.C.D. 解析：R=T m/Tc=4；T c=Tm/4=50ns；T a=Tc/E=Tc4-30.98=501.06=53ns。19.CPU 执行一段程序时，Cache 完成存取的次数为 3800 次，主存完成存取的次数为 200 次，已知 Cache存取周期为 50ns，主存为 250ns，那么 Cache/主存系统的效率为_。 A.86.3% B.87.2% C.83.3% D.85.5%（分数：1.00）A.B.C. D.解析：命中率 H=Nc/(Nc+Nm)=3800/(3800+200)=0.95；主存慢于 Cache 的倍率：r=t m/tc=

39、250ns/50ns=5；访问效率：e=1/r+(1-r)H=1/5+(1-5)0.95=83.3%。20.下列关于 Cache 和虚拟存储器的叙述中，正确的是_。 A.当 Cache 没有命中时，会引起处理器切换进程，以更新 Cache 中的内容 B.当虚拟存储器失效(如缺页)时，处理器将会切换进程，以更新主存中的内容 C.Cache 和虚拟存储器由硬件和操作系统共同实现，对应用程序员均是透明的 D.虚拟存储器的容量等于主存和辅存的容量之和（分数：1.00）A.B. C.D.解析：Cache 失效与虚拟存储器失效的处理方法不同，Cache 完全由硬件实现，不涉及软件端，而虚拟存储器由硬件和

40、OS 共同完成，缺页时才会发出缺页中断，故选项 A 错误，选项 B 正确，选项 C 错误。在虚拟存储器中，主存的内容只是辅存的一部分内容，故选项 D 错误。21.影响高速缓存命中率的因素有_。每次与内存交换信息的单位量 Cache 的容量Cache 结构 不同映像方式 主存的大小 A.、 B.、和 C.、和 D.只有（分数：1.00）A. B.C.D.解析：影响 Cache 命中率的因素有以下几点： (1)Cache 的容量：更大的 Cache 容量，对提高命中率是有好处的，而容量达到一定大小之后，再增加其容量对命中率的提高并不明显。 (2)Cache line size(每次与内存交换信息的

41、单位量)：Cache 在命中的情况下，可以在 0 等待状态快速向 CPU 提供指令和数据，而一旦不命中，CPU 就必须到主存去取信息，会增加几个等待状态。所以为减少访问内存的次数，可通过每次到内存取信息时不是以一个字为单位，而是以几个字在主存与 Cache 之间实现信息传送。Cache line size 太大，会减慢本次完成传送的进度，还可能出现 Cache 中太多信息而不被 CPU 使用，造成费时费资源。 (3)多级的 Cache 结构：在已有 Cache 存储器系统之外再增加一个容量更大的 Cache，此时第一级Cache 中保存的信息第二级 Cache 中也保存，CPU 访问第一级 C

42、ache 出现缺失时就去访问第二级 Cache。若两个 Cache 命中率为 90%，两个合起来的命中率为 99%，所以不可再增加第三级 Cache。 (4)不同映像方式：全相联映像方式很难实用，直接映像方式命中率略低，多路组相联映像方式性能/价格比更好。22.设某按字节编址的计算机已配有 00000H07FFFH 的 ROM 区，地址线为 20 位，现再用 16K8 位的 RAM芯片构成剩下的 RAM 区 08000HFFFFFH，则需要这样的 RAM 芯片_片。 A.61 B.62 C.63 D.64（分数：1.00）A.B. C.D.解析：RAM 区的地址范围为 0000 1000 00

43、00 0000 00001111 1111 1111 1111 1111，由此可知 RAM 区的大小为 3132KB，(3132KB)/16KB=62。23.下列关于相联存储器的说法中，错误的是_。 A.相联存储器指的是按内容访问的存储器 B.在实现技术相同的情况下，容量较小的相联存储器速度较快 C.相联存储器结构简单，价格便宜 D.在存储单元数目不变的情况下，存储字长变长，相联存储器的访问速度下降（分数：1.00）A.B.C. D.解析：相联存储器的基本概念。24.下列关于 DRAM 和 SRAM 的说法中，错误的是_。SRAM 不是易失性存储器，而 DRAM 是易失性存储器DRAM 比 S

44、RAM 集成度更高，因此读写速度也更快主存只能由 DRAM 构成，而高速缓存只能由 SRAM 构成与 SRAM 相比，DRAM 由于需要刷新，所以功耗较高 A.、和 B.、和 C.、和 D.、和（分数：1.00）A.B.C.D. 解析：SRAM 和 DRAM 都属于易失性存储器，掉电就会丢失，故错误。SRAM 的集成度虽然更低，但速度更快，因此通常用于高速缓存 Cache，故错误。主存可以用 SRAM 实现，只是成本高，故错误。与 SRAM相比，DRAM 成本低、功耗低，但需要刷新，故错误。25.某机字长 32 位，主存容量 1 MB，按字编址，块长 512 B，Cache 共可存放 16 个块，采用直接映射方式，则 Cache 地址长度为_。 A.11 位 B.13 位 C.18 位