【考研类试卷】计算机学科专业基础综合组成原理-存储器层次结构(五)及答案解析.doc

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1、计算机学科专业基础综合组成原理-存储器层次结构(五)及答案解析(总分：137.47，做题时间：90 分钟)一、B单项选择题/B(总题数：33，分数：66.00)1.下述说法中正确的是_。半导体 RAM 信息可读可写，且断电后仍能保持记忆动态 RAM 是易失性 RAM，而静态 RAM 中的存储信息是不易失的半导体 RAM 是易失性 RAM，但只要电源不断电，所存信息是不丢失的半导体 RAM 是非易失性的 RAM A.、 B.只有 C.、 D.全错（分数：2.00）A.B.C.D.2.半导体静态存储器(SRAM)的存储原理是_。 A.依靠双稳态电路 B.依靠定时刷新 C.依靠读后再生 D.信息不再

2、变化（分数：2.00）A.B.C.D.3.下面叙述错误的是_。 A.随机存储器可随时存取信息，断电后信息丢失 B.在访问随机存储器时，访问时间与单元的物理位置无关 C.主存储器中存储的信息均是不可改变的 D.随机存储器和只读存储器可以统一编址（分数：2.00）A.B.C.D.4.在对破坏性读出的存储器进行读/写操作时，为维持原存信息不变，必须辅以的操作是_。 A.刷新 B.再生 C.写保护 D.主存校验（分数：2.00）A.B.C.D.5.在 CPU 执行一段程序的过程中，Cache 的存取次数为 4600 次，由主存完成的存取次数为 400 次。若Cache 的存取时间为 5ns，主存的存取

3、时间为 25ns，则 CPU 的平均访问时间为_ns。 A.5.4 B.6.6 C.8.8 D.9.2（分数：2.00）A.B.C.D.6.主存与 Cache 间采用全相联映射方式，Cache 容量 4MB，分为 4 块，每块 1MB，主存容量 256MB。若主存读/写时间为 30ns，Cache 的读/写时间为 3ns，平均读/写时间为 3.27ns，则 Cache 的命中率为_。 A.90% B.95% C.97% D.99%（分数：2.00）A.B.C.D.7.某 SRAM 芯片，其容量为 5128 位，除电源和接地端外，该芯片引出线的最小数目应该是_。 A.23 B.25 C.50 D

4、.19（分数：2.00）A.B.C.D.8.某机器的主存储器共 32KB，由 16 片 16K1 位(内部采用 128128 存储阵列)的 DRAM 芯片字和位同时扩展构成。若采用集中式刷新方式，且刷新周期为 2ms，那么所有存储单元刷新一遍需要_个存储周期。 A.128 B.256 C.1024 D.16384（分数：2.00）A.B.C.D.9.若单译码方式的地址输入线为 6，则译码输出线有_根，那么双译码方式有输出线_根。 A.64，16 B.64，32 C.32，16 D.16，64（分数：2.00）A.B.C.D.10.某机器字长 32 位，存储容量 64MB，若按字编址，它的寻址范

5、围是_。 A.8M B.16MB C.16M D.8MB（分数：2.00）A.B.C.D.11.采用八体并行低位交叉存储器，设每个体的存储容量为 32K16 位，存取周期为 400ns，下述说法中正确的是_。 A.在 400ns 内，存储器可向 CPU 提供 27位二进制信息 B.在 100ns 内，每个体可向 CPU 提供 27位二进制信息 C.在 400ns 内，存储器可向 CPU 提供 28位二进制信息 D.在 100ns 内，每个体可向 CPU 提供 28位二进制信息（分数：2.00）A.B.C.D.12.双端口存储器能高速进行读/写，是因为采用了_。 A.新型器件 B.流水技术 C.

6、两套相互独立的读/写电路 D.高速芯片（分数：2.00）A.B.C.D.13.关于 Cache 的 3 种基本映射方式，下面叙述中错误的是_。 A.Cache 的地址映射有全相联、直接和多路组相联 3 种基本映射方式 B.全相联映射方式，即主存单元与 Cache 单元随意对应，线路过于复杂，成本太高 C.多路组相联映射是全相联映射和直接映射的一种折中方案，有利于提高命中率 D.直接映射是全相联映射和组相联映射的一种折中方案，有利于提高命中率（分数：2.00）A.B.C.D.14.一般来讲，直接映射常用在_。 A.小容量高速 Cache B.大容量高速 Cache C.小容量低速 Cache D

7、.大容量低速 Cache（分数：2.00）A.B.C.D.15.主存按字节编址，地址从 0A4000H 到 0CBFFFH，共有_字节；若用存储容量为 32K8 位的存储芯片构成该主存，至少需要_片。 A.80K，2 B.96K，2 C.160K，5 D.192K，5（分数：2.00）A.B.C.D.16.一个存储器的容量假定为 MN，若要使用 1k 的芯片(1M，kN)，需要在字和位方向上同时扩展，此时共需要_个存储芯片。 AMN B(M/1)(N/k) C D （分数：2.00）A.B.C.D.17.存储器采用部分译码法片选时，_。 A.不需要地址译码器 B.不能充分利用存储器空间 C.会

8、产生地址重叠 D.CPU 的地址线全参与译码（分数：2.00）A.B.C.D.18.地址线 A15A0(低)，若选取用 16K1 位存储芯片构成 64KB 存储器，则应由地址码_译码产生片选信号。 A.A15、A14 B.A0、A1 C.A14、A13 D.A1、A2（分数：2.00）A.B.C.D.19.如果一个存储单元被访问，那么可能这个存储单元会很快地再次被访问，这称为_。 A.时间局部性 B.空间局部性 C.程序局部性 D.数据局部性（分数：2.00）A.B.C.D.20.为了解决 CPU 与主存速度不匹配的问题，通常采用的方法是_。 A.采用速度更快的主存 B.在 CPU 和主存之间

9、插入少量的高速缓冲存储器 C.在 CPU 周期中插入等待周期 D.扩大主存的容量（分数：2.00）A.B.C.D.21.下面关于计算机 Cache 的论述中，正确的是_。 A.Cache 是一种介于主存和辅存之间的存储器，用于主存和辅存之间的缓冲存储 B.如果访问 Cache 不命中，则用从内存中取到的字节代替 Cache 中最近访问过的字节 C.Cache 的命中率必须很高，一般要达到 90%以上 D.Cache 中的信息必须与主存中的信息时刻保持一致（分数：2.00）A.B.C.D.22.若数据在存储器中采用以低字节地址为字地址的存放方式(小端存储)，则十六进制数 12345678H 按自

10、己地址由小到大依次存为_。 A.12345678 B.87654321 C.78563412 D.34127856（分数：2.00）A.B.C.D.23.容量为 64 块的 Cache 采用组相联映射方式，字块大小为 128 个字，每 4 块为一组。如果主存为 4K 块，且按字编址，那么主存地址和主存标记的位数分别为_。 A.16，6 B.17，6 C.18，8 D.19，8（分数：2.00）A.B.C.D.24.Cache 用组相联映射，一块大小为 128B，Cache 共 64 块，4 块分一组，主存有 4096 块，主存地址共需_位。 A.19 B.18 C.17 D.16（分数：2.0

11、0）A.B.C.D.25.有效容量为 128KB 的 Cache，每块 16B，8 路组相联。字节地址为 1234567H 的单元调入该 Cache，其tag 应为_。 A.1234H B.2468H C.048DH D.12345H（分数：2.00）A.B.C.D.26.在全相联映射、直接映射和组相联映射中，块冲突概率最小的是_。 A.全相联映射 B.直接映射 C.组相联映射 D.不一定（分数：2.00）A.B.C.D.27.关于 LRU 算法，以下论述正确的是_。 A.LRU 算法替换掉那些在 Cache 中驻留时间最长且未被引用的块 B.LRU 算法替换掉那些在 Cache 中驻留时间最

12、短且未被引用的块 C.LRU 算法替换掉那些在 Cache 中驻留时间最长且仍在引用的块 D.LRU 算法替换掉那些在 Cache 中驻留时间最短且仍在引用的块（分数：2.00）A.B.C.D.28.下列关于虚拟存储器的说法，错误的是_。 A.虚拟存储器利用了局部性原理 B.页式虚拟存储器的页面如果很小，主存中存放的页面数较多，导致缺页频率较低，换页次数减少，可以提升操作速度 C.页式虚拟存储器的页面如果很大，主存中存放的页面数较少，导致页面调度频率较高，换页次数增加，降低操作速度 D.段式虚拟存储器中，段具有逻辑独立性，易于实现程序的编译、管理和保护，也便于多道程序共享（分数：2.00）A.

13、B.C.D.29.访问相联存储器时，_。 A.根据内容，不需要地址 B.不根据内容，只需要地址 C.既要内容，又要地址 D.不要内容也不要地址（分数：2.00）A.B.C.D.30.下列关于虚拟存储器的论述中，正确的是_。 A.对应用程序员透明，对系统程序员不透明 B.对应用程序员不透明，对系统程序员透明 C.对应用程序员、系统程序员都不透明 D.对应用程序员、系统程序员都透明（分数：2.00）A.B.C.D.31.对 36 位虚拟地址的页式虚拟存储系统，每页 8KB，每个页表项为 32 位，页表的总容量为_。 A.1MB B.4MB C.8MB D.32MB（分数：2.00）A.B.C.D.

14、32.下列关于页式虚拟存储器的论述，正确的是_。 A.根据程序的模块性，确定页面大小 B.可以将程序放置在页面内的任意位置 C.可以从逻辑上极大地扩充内存容量，并且使内存分配方便、利用率高 D.将正在运行的程序全部装入内存（分数：2.00）A.B.C.D.33.某计算机主存地址空间大小为 256MB，按字节编址。虚拟地址空间大小为 4GB，采用页式存储管理，页面大小为 4KB，TLB(快表)采用全相联映射，有 4 个页表项，内容见下表。 B表 全相联映射对应的页表项/B有效位 标记 页框号 0 FF180H 0002H 1 3FFF1H 0035H 0 02FF3H 0351H 1 03FFF

15、H 0153H 则对虚拟地址 03FF F180H 进行虚实地址变换的结果是_。 A.015 3180H B.003 5180H C.TLB 缺失 D.缺页（分数：2.00）A.B.C.D.二、B综合应用题/B(总题数：7，分数：71.50)设某机主存容量为 16MB，Cache 的容量为 8KB，且按字节编址。每字块 8 个字，每字 32 位。设计一个 4 路组相联映射的 Cache 组织。（分数：12.50）(1).画出主存地址字段中各段的位数。（分数：2.50）_(2).设 Cache 初态为空，CPU 依次从主存 0，1，2，99 号单元中读出 100 个字(主存一次读出一个字)，并重

16、复此次序 10 次，问命中率是多少?（分数：2.50）_(3).若 Cache 速度是主存速度的 5 倍，试问有 Cache 和无 Cache 相比，速度提高多少倍?（分数：2.50）_(4).系统的效率是多少?（分数：2.50）_(5).某计算机的主存地址位数为 32 位，按字节编址。假定数据 Cache 中最多存放 128 个主存块，采用 4路组相联方式，块大小为 64B，每块设置了 1 位有效位。采用一次性写回策略，为此每块设置了 1 位“脏位”。要求： 1)分别指出主存地址中标记(Tag)、组号(Index)和块内地址(Offset)3 部分的位置和位数。2)计算该数据 Cache 的

17、总位数。（分数：2.50）_某彩色图形显示器，屏幕分辨率为 640 像素480 像素，共有 4 色、16 色、256色和 65536 色 4 种显示模式。（分数：7.50）(1).试给出每个像素的颜色数 m 和每个像素所占用存储器的比特数 n 之间的关系。（分数：2.50）_(2).显示缓冲存储器的容量是多少?（分数：2.50）_(3).叙述带有 Cache 存储器的计算机，其 CPU 读内存一次的工作过程。（分数：2.50）_设主存容量为 1MB，Cache 容量为 16KB，每字块有 16 个字，每字 32 位，且按字节编址。（分数：5.00）(1).若 Cache 采用直接映射，试求主存

18、地址字段中各段的位数。（分数：2.50）_(2).若 Cache 采用 4 路组相联映射，试求主存地址字段中各段的位数。（分数：2.50）_某 Cache 采用全相联映射，且此 Cache 有 16 块，每块 8 个字，主存容量为 216个字(按字寻址)，Cache 开始为空。Cache 存取时间为 40ns；主存与 Cache 间传送 8 个字需要 1s。（分数：18.97）(1).计算 Cache 地址中标记位数和块内地址位数。（分数：2.71）_(2).程序首先访问主存单元 20，21，22，45，然后重复访问主存单元 28，29，30，45 四次(假设没有命中 Cache，将主存对应块

19、一次全部读入 Cache 中，且第一块从 0 开始计数)，试计算 Cache 的命中率。（分数：2.71）_(3).计算上述程序总的存取时间。（分数：2.71）_(4).现有一 64K2 位的存储器芯片，欲设计具有同样存储容量的存储器，应如何安排地址线和数据线引脚的数目，使两者之和最小，并说明有几种解法。（分数：2.71）_(5).用 16K16 位的 SRAM 芯片构成 64K32 位的存储器。要求画出该存储器的组成逻辑框图。（分数：2.71）_(6).一个 Cache-主存系统，采用 50MHz 的时钟，存储器以每一个时钟周期传输一个字的速率连续传输 8个字，以支持块长为 8 个字的 Ca

20、che，且每个字长为 32 位。假设读操作所花费的时间：1 个周期接收地址，3 个周期延迟，8 个周期传输 8 个字；写操作所花费的时间：1 个周期接收地址，2 个周期延迟，8 个周期传输 8 个字，3 个周期恢复和写入纠错码。求下述几种情况下的存储器的带宽。 1)全部访问为读操作。 2)全部访问为写操作。 3)65%的访问为读操作，35%的访问为写操作。（分数：2.71）_(7).某机器中，配有一个 ROM 芯片，地址空间为 0000H3FFFH。现在再用若干个 16K8 位的 RAM 芯片构成一个 32K8 位的 RAM 区域，使其地址空间为 8000HFFFFH。假设此 RAM 芯片有

21、CS 和 WE 信号控制端。CPU 地址总线为 A15A 0，数据总线为 D7D 0，控制信号为 RD(读)、WR(写)、MREQ(存储器请求信号)，当且仅当 MREQ 和 RD(或 WR)同时有效时，CPU 才能对存储器进行读(或写)，试画出此 CPU 与上述 ROM 芯片、RAM 芯片的连接图。（分数：2.71）_某计算机的主存地址空间大小为 256MB，按字节编址。指令 Cache 和数据 Cache分离，均有 8 个 Cache 行，每个 Cache 行大小为 64B，数据 Cache 采用直接映射方式。现有两个功能相同的程序 A 和 B，其伪代码如下所示：程序 A： int a256

22、2S6; int sum_array 1 ( ) int i, j, sum = 0; for(i = 0; i256; i+) for (j = 0; j256; j+) sum + = aij; return sum; 程序 B：int a256256;int sum_array 2 ( )int i, j, sum = 0;for(j=0; j256; j+)for (i=0; i256; i+)sum + = aij;return sum;假定 int 类型数据用 32 位补码表示，程序编译时，i、j、sum 均分配在寄存器中，数组 a 按行优先方式存放，其首地址为 320(十进制)。

23、请回答下列问题，要求说明理由或给出计算过程。（分数：7.50）(1).若不考虑用于 Cache 一致性维护和替换算法的控制位，则数据 Cache 的总容量为多少?（分数：2.50）_(2).数组元素 a031和 a11各自所在的主存块对应的 Cache 行号分别是多少(Cache 行号从 0 开始)?（分数：2.50）_(3).程序 A 和 B 的数据访问命中率各是多少?哪个程序的执行时间更短?（分数：2.50）_某计算机存储器按字节编址，虚拟(逻辑)地址空间大小为 16MB，主存(物理)地址空间大小为 1MB，页面大小为 4KB；Cache 采用直接映射方式，共 8 行；主存与 Cache

24、之间交换的块大小为 32B。系统运行到某一时刻时，页表的部分内容和 Cache 的部分内容如图 1 和图 2 所示，图中页框号及标记字段的内容为十六进制形式。请回答下列问题：图 1 页表的部分内容（分数：10.00）(1).虚拟地址共有几位，哪几位表示虚页号?物理地址共有几位?哪几位表示页框号(物理页号)?（分数：2.50）_(2).使用物理地址访问 Cache 时，物理地址应划分成哪几个字段?要求说明每个字段的位数及在物理地址中的位置。（分数：2.50）_(3).虚拟地址 001C60H 所在的页面是否在主存中?若在主存中，则该虚拟地址对应的物理地址是什么?访问该地址时是否 Cache 命中

25、?要求说明理由。（分数：2.50）_(4).假定为该机配置一个 4 路组相连的 TLB，该 TLB 共可存放 8 个页表项，若其当前内容(十六进制)如图3 所示，则此时虚拟地址 024BACH 所在的页面是否在主存中?要求说明理由。（分数：2.50）_某 32 位计算机，CPU 主频为 800MHz，Cache 命中时的 CPI 为 4，Cache 块大小为 32 字节；主存采用 8 体交叉存储方式，每个体的存储字长为 32 位、存储周期为 40ns；存储器总线宽度为 32 位，总线时钟频率为 200MHz，支持突发传送总线事务。每次读突发传送总线事务的过程包括送首地址和命令、存储器准备数据和

26、传送数据。每次突发传送 32 字节，传送地址或 32 位数据均需一个总线时钟周期。请回答下列问题，要求给出理由或计算过程。（分数：10.00）(1).CPU 和总线的时钟周期各为多少?总线的带宽(即最大数据传输率)为多少?（分数：2.50）_(2).Cache 缺失时，需要用几个读突发传送总线事务来完成一个主存块的读取?（分数：2.50）_(3).存储器总线完成一次读突发传送总线事务所需的时间是多少?（分数：2.50）_(4).若程序 BP 执行过程中，共执行了 100 条指令，平均每条指令需进行 1.2 次访存，Cache 缺失率为5%，不考虑替换等开销，则 BP 的 CPU 执行时间是多少

27、?（分数：2.50）_计算机学科专业基础综合组成原理-存储器层次结构(五)答案解析(总分：137.47，做题时间：90 分钟)一、B单项选择题/B(总题数：33，分数：66.00)1.下述说法中正确的是_。半导体 RAM 信息可读可写，且断电后仍能保持记忆动态 RAM 是易失性 RAM，而静态 RAM 中的存储信息是不易失的半导体 RAM 是易失性 RAM，但只要电源不断电，所存信息是不丢失的半导体 RAM 是非易失性的 RAM A.、 B.只有 C.、 D.全错（分数：2.00）A.B.C.D. 解析：解析 半导体 RAM，无论静态 RAM 还是动态 RAM 都是易失性的，即断电后存储信息都

28、将丢失。RAM是可读可写，而 ROM 只读。对于来讲，DRAM 即使不断电，如果在规定的时间内没有及时刷新，则存储信息也会丢失。 易失性存储器，即断电后存储信息消失的存储器；断电后存储信息仍然保存的存储器被称为非易失性存储器。显然半导体 RAM 是易失性存储器。2.半导体静态存储器(SRAM)的存储原理是_。 A.依靠双稳态电路 B.依靠定时刷新 C.依靠读后再生 D.信息不再变化（分数：2.00）A. B.C.D.解析：解析 半导体静态存储器(SRAM)是由双稳态电路构成，并依靠其稳态特性来保存信息；动态存储器(DRAM)是利用电容器存储电荷的特性存储数据，依靠定时刷新和读后再生对信息进行保

29、存，而 ROM 中的信息一经写入就不再变化。3.下面叙述错误的是_。 A.随机存储器可随时存取信息，断电后信息丢失 B.在访问随机存储器时，访问时间与单元的物理位置无关 C.主存储器中存储的信息均是不可改变的 D.随机存储器和只读存储器可以统一编址（分数：2.00）A.B.C. D.解析：解析 主存由 RAM 和 ROM 组成，其中 ROM 中的信息是不可改变的，RAM 中的信息是可以改变的。4.在对破坏性读出的存储器进行读/写操作时，为维持原存信息不变，必须辅以的操作是_。 A.刷新 B.再生 C.写保护 D.主存校验（分数：2.00）A.B. C.D.解析：解析 对于破坏性读出的存储器，每

30、当一次读出操作之后，必须紧接一个重写(再生)操作，以便恢复被破坏的信息，保持原存信息不变。 如果某个存储单元所存储的信息被读出时，原存信息被破坏，则称为破坏性读出；如果读出时，原存信息不被破坏，则称为非破坏性读出。破坏性读出的存储器，每次读出之后必须紧接一个重写(再生)操作。 再生和刷新是两个完全不同的概念，切不可混淆。再生是随机的，某个存储单元只有在破坏性读出之后才需要再生，一股是按存储单元进行的。而刷新是定时的，即使许多记忆单元长期未被访问，也需要刷新。刷新以存储体矩阵中的一行为单位进行。5.在 CPU 执行一段程序的过程中，Cache 的存取次数为 4600 次，由主存完成的存取次数为

31、400 次。若Cache 的存取时间为 5ns，主存的存取时间为 25ns，则 CPU 的平均访问时间为_ns。 A.5.4 B.6.6 C.8.8 D.9.2（分数：2.00）A.B. C.D.解析：解析 命中率 H=4600/(4600+400)=0.92。则平均访问时间：T A=HTA1+(1-H)TA2=0.925ns+0.0825ns=6.6ns。命中率*，N 1为 Cache 的存取次数，N 2为主存的存取次数。假设 Cache 访问和主存访问是同时启动的，则平均存取(读/写)时间为TA=HTA1+(1-H)TA2式中，T A1为 Cache 读/写时间；T A2为主存读/写时间。

32、6.主存与 Cache 间采用全相联映射方式，Cache 容量 4MB，分为 4 块，每块 1MB，主存容量 256MB。若主存读/写时间为 30ns，Cache 的读/写时间为 3ns，平均读/写时间为 3.27ns，则 Cache 的命中率为_。 A.90% B.95% C.97% D.99%（分数：2.00）A.B.C.D. 解析：解析 此题属于逆向解题，没有出过类似的题目，考生需引起重视。根据公式 TA=HTA1+(1-H)TA2，可求得 Cache 的命中率为 99%。题干中真正有意义的数据是主存读/写时间、Cache 的读/写时间和平均读/写时间，据此就可以求出 Cache的命中率

33、，其他数值属于干扰数据。7.某 SRAM 芯片，其容量为 5128 位，除电源和接地端外，该芯片引出线的最小数目应该是_。 A.23 B.25 C.50 D.19（分数：2.00）A.B.C.D. 解析：解析 容量为 5128 位，首先数据线是 8 位，因为 29=512，所以地址线为 9 位，再加上一根读控制线和一根写控制线(可能有些书上的答案还会有电源线、地线等，做题时只算读、写线即可)，一共是8+9+2=19，故选 D。8.某机器的主存储器共 32KB，由 16 片 16K1 位(内部采用 128128 存储阵列)的 DRAM 芯片字和位同时扩展构成。若采用集中式刷新方式，且刷新周期为

34、2ms，那么所有存储单元刷新一遍需要_个存储周期。 A.128 B.256 C.1024 D.16384（分数：2.00）A. B.C.D.解析：解析 因为芯片内部采用 128128 存储阵列，刷新一行需要一个存储周期，所以选 A。 刷新是所有芯片的某行同时被刷新，在考虑刷新问题时，应当从单个芯片的存储容量着手，而不是从整个存储器的容量着手。 此题在计算中，只需要考虑芯片内部的存储阵列的大小，对于采用何种刷新方式，刷新周期为多少，都不会影响最终的结果。9.若单译码方式的地址输入线为 6，则译码输出线有_根，那么双译码方式有输出线_根。 A.64，16 B.64，32 C.32，16 D.16，

35、64（分数：2.00）A. B.C.D.解析：解析 单译码方式的译码输出线为 64 根，双译码方式的译码输出线为 16 根。 地址译码电路有单译码和双译码两种方式，单译码方式只有一个译码器，双译码方式有两个译码器(X 地址译码器和 Y 地址译码器)，X 和 Y 两个方向译码器的输出线在存储体内部的一个记忆单元上交叉，以选择相应的记忆单元。单译码方式的地址输入线为 6 位，则译码输出线有 64 根，C、D 选项可以排除。由于双译码方式将地址输入线一分为二，X 和 Y 方向各 3 位，每个译码输出线为 8 根，因此总的输出信号线为 16 根。10.某机器字长 32 位，存储容量 64MB，若按字编

36、址，它的寻址范围是_。 A.8M B.16MB C.16M D.8MB（分数：2.00）A.B.C. D.解析：解析 首先需要分清 MB 和 M 的区别：M 是一个数量级，如 1M 就是代表一个数字，没有实际的物理意义；MB 是一个单位，1MB 表示的就是 1M 个字节。寻址范围，必然应该是数量级。本题中，由于是按字编址，并且字长是 32 位，因此 4 个字节(4B)编一个地址，一共有 64MB/4B=16M 个地址，寻址范围为16M。11.采用八体并行低位交叉存储器，设每个体的存储容量为 32K16 位，存取周期为 400ns，下述说法中正确的是_。 A.在 400ns 内，存储器可向 CP

37、U 提供 27位二进制信息 B.在 100ns 内，每个体可向 CPU 提供 27位二进制信息 C.在 400ns 内，存储器可向 CPU 提供 28位二进制信息 D.在 100ns 内，每个体可向 CPU 提供 28位二进制信息（分数：2.00）A. B.C.D.解析：解析 计算过程：八体并行低位交叉存储器，存取周期和总线周期需要满足存取周期=8总线周期，因此得到总线周期为 50ns。对于单个个体而言，每个存取周期内仍然只能取出 16 位，但是由于 CPU交叉访问 8 个存储体，因此可以在一个存取周期内使 8 个存储体各传输 16 位，共 168=128 位，也就是27位二进制信息。12.双

38、端口存储器能高速进行读/写，是因为采用了_。 A.新型器件 B.流水技术 C.两套相互独立的读/写电路 D.高速芯片（分数：2.00）A.B.C. D.解析：解析 双端口存储器指同一个存储器具有两组相互独立的读/写控制线路，由于进行并行的独立操作，因此它是一种高速工作的存储器。当两个端口的地址不相同时，在两个端口上进行读/写操作，一定不会发生冲突。当任意一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制和输出驱动控制。当两个端口同时存取存储器同一存储单元时，便发生读/写冲突。为解决此问题，特设置了 BUSY 标志，由片上的判断逻辑决定对哪个端口优先进行读/写操作，而暂时

39、关闭另一个被延迟的端口。13.关于 Cache 的 3 种基本映射方式，下面叙述中错误的是_。 A.Cache 的地址映射有全相联、直接和多路组相联 3 种基本映射方式 B.全相联映射方式，即主存单元与 Cache 单元随意对应，线路过于复杂，成本太高 C.多路组相联映射是全相联映射和直接映射的一种折中方案，有利于提高命中率 D.直接映射是全相联映射和组相联映射的一种折中方案，有利于提高命中率（分数：2.00）A.B.C.D. 解析：解析 Cache 存储器通常使用 3 种地址映射方式，它们是全相联映射、直接映射和多路组相联映射方式。 1)全相联映射方式。主存单元与 Cache 单元随意对应，有最大的使用灵活性