【考研类试卷】计算机学科专业基础综合组成原理-存储器层次结构(一)及答案解析.doc

《【考研类试卷】计算机学科专业基础综合组成原理-存储器层次结构(一)及答案解析.doc》由会员分享，可在线阅读，更多相关《【考研类试卷】计算机学科专业基础综合组成原理-存储器层次结构(一)及答案解析.doc（22页珍藏版）》请在麦多课文档分享上搜索。

1、计算机学科专业基础综合组成原理-存储器层次结构(一)及答案解析(总分：256.00，做题时间：90 分钟)一、单项选择题(总题数：38，分数：76.00)1.常用的虚拟存储器寻址系统由 _ 两级存储器组成。（分数：2.00）A.主存辅存B.Cache主存C.Cache辅存D.主存硬盘2.一台计算机有 64MB 的主存，字长为 4 字节。那么在存储器中对单个字寻址需要 _ 位地址。（分数：2.00）A.23B.24C.25D.263.高速缓冲存储器由 _ 实现。（分数：2.00）A.软件B.硬件C.固件D.软件+硬件4.下列存储器中， _ 的速度最快。（分数：2.00）A.控制存储器B.磁带C.

2、磁盘D.主存5.动态存储器 DRAM 的刷新原则是 _ 。（分数：2.00）A.各 DRAM 芯片轮流刷新B.各 DRAM 芯片同时刷新，片内逐位刷新C.各 DRAM 芯片同时刷新，片内逐字刷新D.各 DRAM 芯片同时刷新，片内逐行刷新6._ 存储结构对程序员是透明的。（分数：2.00）A.通用寄存器B.主存C.控制寄存器D.堆栈7.动态 RAM 比起静态 RAM 的主要优点是 _ 。（分数：2.00）A.速度快B.数据不易丢失C.存储密度高D.控制简单8.相联存储器的访问方式是 _ 。（分数：2.00）A.先进先出顺序访问B.按地址访问C.无地址访问D.按内容访问9.为使虚存系统有效地发挥

3、预期的作用，所运行的程序应具有的特性是 _ 。（分数：2.00）A.该程序不应含有过多的 I/O 操作B.该程序的大小不应超过实际的内存容量C.该程序应当具有较好的局部性(Locality)D.该程序的指令相关不应过多10.某虚拟存储器系统采用页式内存管理，使用 LRu 页面替换算法，考虑下面的页面访问地址流(每次访问在一个时间单位中完成)： 1 8 1 7 8 2 7 2 1 8 3 8 2 1 3 1 7 1 3 7 假定内存容量为 4 个页面，开始时是空的，则页面失效率是 _ 。（分数：2.00）A.0%B.5%C.15%D.30%11.某一 SRAM 芯片，其容量为 10248 位，除

4、电源和接地端外，该芯片引脚的最小数目为 _ 。（分数：2.00）A.20B.22C.25D.3012.在页式管理存储器中，可在页表内设置 R(读)、W(写)以及 _ (此位为 1 时，表示该页为指令空间)位。（分数：2.00）A.F(标志)B.P(保护)C.E(执行)D.V(有效)13.若动态 RAM 每毫秒必须刷新 1.0 次，每次刷新需 100ns，一个存储周期需要 200ns，则刷新占存储器总操作时间的百分比是 _ 。（分数：2.00）A.0.5%B.1.5%C.1%D.2%14.某机器采用四体交叉存储器，今执行一段小循环程序，此程序存放在存储器的连续地址单元中。假设每条指令的执行时间相

5、同，而且不需要用到存储器存取数据，在下面两种情况下(执行指令数相等)，程序运行时间之比为 _ 。 (1)循环程序由 6 条指令组成，重复执行 80 次 (2)循环程序由 8 条指令组成，重复执行 60 次。（分数：2.00）A.4:3B.1:2C.2:1D.3:415.在 Cache 和主存构成的两级存储体系中，Cache 的存取时间是 100ns，主存的存取时间是 1000ns，如果希望有效(平均)存取时间不超过 Cache 存取时间的 110%，则 Cache 的命中率至少应为 _ 。（分数：2.00）A.90%B.98%C.95%D.99%16.存储周期是( )。（分数：2.00）A.存

6、储器的读出时间B.存储器的写入时间C.存储器进行连续两次存储操作所需间隔的最小时间D.存储器的读出和写入时间的平均值17.下述关于存储器的描述中正确的是 _ 。（分数：2.00）A.CPU 访存时间由存储器容量决定B.ROM 和 RAM 在存储器中是单独编址的C.ROM 中任一单元不可随机性访问D.DRAM 是破坏性读出，因此需要读后重写18.SRAM 写入数据的条件是 _ 。（分数：2.00）A.AB 有效比 R/w=0 早达到B.AB 有效与 R/w=O 同时到达C.AB 有效比 R/W=0 迟到达D.AB 有效与 CS=0 同时到达19.DRAM 地址分两次输入(行选通 RAS、列选通

7、CAS)的目的是 _ 。（分数：2.00）A.提高速度B.减少芯片引出线C.刷新D.电平需要20.半导体存储器速度最快的是 _ 。（分数：2.00）A.EPROMB.DRAMC.SRAMD.FLASH MEMORY21.多体交叉存储器主要解决的问题是 _ 。（分数：2.00）A.扩充主存储器的容量B.提高主存储器数据传输率C.减少主存储器芯片数量D.简化线路结构22.一主机的 cache 容量是 256 块，采用直接映像方式，主存中的第 i 块将会映像到 Cache 的第 _ 块。（分数：2.00）A.256B.i(mod256)CiD.i+123.DRAM 存储芯片，常用的片选信号是 _ 。

8、（分数：2.00）A.RASB.CASC.RAS 和 CASD.CS24.静态 RAM 的特点是 _ 。（分数：2.00）A.工作时存储内容不变B.断电后存储内容不变C.不需电源提供电流D.不需刷新25.ROM 与 RAM 的主要区别是 _ 。（分数：2.00）A.断电后，ROM 内的信息会丢失，RAM 则可长期保存信息不丢失B.断电后，RAM 内的信息会丢失，ROM 则可长期保存信息不丢失C.ROM 是辅助存储器，RAM 是主存储器D.ROM 是主存储器，RAM 是辅存储器26.在 1K8 位的存储器芯片中，采用双译码方式，译码器的输出信号有 _ 条。（分数：2.00）A.1024B.64C

9、.32D.1027.某机器的主存储器容量共 32KB，由 16 片 16K1 位(内部采用 128128 存储器阵列)的 DRAM 芯片字位扩展构成，若采用集中式刷新方式，且刷新周期为 2ms，那么对所有存储单元刷新一遍需要 _ 存储周期。（分数：2.00）A.128B.256C.1024D.1638428.CPU 可随机访问的存储器是 _ 。（分数：2.00）A.光盘存储器B.主存储器C.磁盘存储器D.磁带存储器29.在下列存储器中，若按存储容量和存储周期从小到大的顺序排列，应为 _ 。（分数：2.00）A.高速缓冲存储器、寄存器组、主存、磁带、软磁盘、活动头硬磁盘B.寄存器组、高速缓冲存储

10、器、主存、磁带、软磁盘、活动头硬磁盘C.寄存器组、高速缓冲存储器、主存、软磁盘、活动头硬磁盘、磁带D.寄存器组、高速缓冲存储器、主存、活动头硬磁盘、磁带、软磁盘30.和 MOS 型 RAM 比较，双极型 RAM 的特点是 _ 。（分数：2.00）A.速度快、集成度低、位功耗高B.速度快、集成度高、位功耗高C.速度快、集成度低、位功耗低D.速度慢、集成度低、位功耗高31.在存储器堆栈中，保持不变的是 _ 。（分数：2.00）A.栈顶B.栈指针C.栈底D.栈中的数据32.Cache 的地址映像机构采用全相联映像方式比采用直接映像方式有如下优点 _ 。（分数：2.00）A.映像方式简单B.地址转换速

11、度快C.冲突小D.上述三个优点都具有33.某计算机的 Cache!一主存层次采用组相联映像方式，块大小为 128 字节，Cache 容量为 64 块，按 4 块分组，主容量为 4096 块，那么主存储地址共需 _ 。（分数：2.00）A.19B.18C.20D.以上都不对34.在程序的执行过程中，Cache 与主存的地址映像是由 _ 。（分数：2.00）A.操作系统来管理B.程序员调度的C.操作系统和程序员共同协调来管理D.由硬件自动完成35.在虚拟存储器中，当程序正在执行时，由 _ 完成地址映射。（分数：2.00）A.程序员B.计算机硬件C.编译器D.操作系统36.在虚拟存储器中， _ ，主

12、存的命中率越高。（分数：2.00）A.页面越大B.辅存容量越大C.段越长D.主存的容量越大37.和外存储器相比，内存储器的特点是 _ 。（分数：2.00）A.容量大、速度快、成本低B.容量大、速度慢、成本高C.容量小、速度快、成本高D.容量小、速度快、成本低38.下列说法正确的是( )。（分数：2.00）A.EPROM 是可改写的，因而是随机存取存储器的一种B.EPROM 是可改写的，但不能作为随机存取存储器使用C.EPROM 只能改写一次，因而不能作为随机存取存储器使用D.三者均错误二、综合应用题(总题数：22，分数：180.00)39.某 16 位微型机主存地址码为 24 位，使用 1M1

13、 位的 DRAM 芯片组成，存储周期为 0.1s，请问该机所允许的最大主存空间是多少?需用多少片 DRAM 芯片?若采用异步刷新方式，设存储元刷新最大间隔时间不超过 8ms，则刷新定时信号的间隔时间是多少? （分数：10.00）_40.用 16K8 位的 SRAM 芯片组成 64K16 位的存储器，该存储器按 16 位字编址，画出存储器扩展图。 （分数：10.00）_41.某 8 位计算机主存容量 32K 字节，组相联 Cache 容量 2K 字节，每组 4Blocks，每 Block 64 个字节。假设 Cache 开始是空的，CPU 从主存存储单元 0 开始顺序读取 2176 个字节数据(

14、即按地址 0、1、2 的顺序一直读取到地址单元 2175)，然后再重复这样的读数过程 7 遍(共 8 遍)，Cache 速度是主存速度的 10 倍，采用 LRu 替换算法，假定块替换的时间忽略不计，计算采用 Cache 后的加速比。 （分数：10.00）_42.假设：某 8 位机的地址码为 16 位，主存按字节编址，其中最高 8KB 主存空间为系统 BIOS 程序区，其余为用户程序区。现有 4K4 位的 ROM 芯片和 8K4 位的 SRAM 芯片。问：该机所允许的最大主存空间是多少?构建该机所允许的最大空间的主存，需用上述规格的 ROM 芯片和 SRAM 芯片各多少? （分数：10.00）_

15、43.假设：某机主存容量为 2M 字节，Cache 容量为 8K 字节，采用 2 路组相联结构，每个数据块大小为 128字节。问： (1)Cache 共分为多少组?每组有多少个数据块? (2)主存共分多少组?每组多少个数据块? (3)主存地址的格式(各字段名称及其位数)是什么? (4)Cache 中每个数据块对应的 Tag 至少应该有多少位? (5)Cache 中 Tag 的内容应该来自主存地址中的哪个字段? （分数：10.00）_44.某一计算机系统采用段页式虚拟存储器方式，已知虚拟地址有 32 位，按字编址每个字段最多可以有1K 字，每页 16K 字，主存储器容量 64M 字。 (1)计算

16、出虚拟存储器的容量。 (2)分析逻辑地址和物理地址的格式。 (3)计算出段表和页表的长度。 （分数：10.00）_45.某计算机的主存地址空间中，从地址 0000H3FFFH 为 ROM 存储区域，从 4000H7FFFH 为保留地址区域暂时不用，其余空间为 RAM 地址区域。CPU 的地址线为 A 15 A 0 ，数据线为 D 7 D 0 ，现采用8K8 位的 ROM 和 4K8 位的 RAM 设计本机的存储系统。 (1)计算实现该机的存储系统所需要的 RAM 和 ROM 的数量。 (2)完成存储系统设计并与 CPU 的连接。 （分数：10.00）_46.某微机的寻址范围为 64KB，CPU

17、 外接 8 片 8KB 的 RAM 芯片，存储芯片的片选信号为 （分数：10.00）_47.下列因素中，与 Cache 的命中率无关的是 _ 。（分数：2.00）A.主存的存取时间B.块的大小C.Cache 的组织方式D.Cache 的容量48.某计算机的(：ache 共有 16 块，采用 2 路组相联映射方式(即每组 2 块)。每个主存块大小为 32 字节，按字节编址。主存 129 号单元所在主存块应装入到的 Cache 组号是( )。（分数：2.00）A.0B.2C.4D.649.某计算机主存容量为 64KB，其中 ROM 区为 4KB，其余为 RAM 区，按字节编址。现要用 2K8 位的

18、 ROM芯片和 4K4 位的 RAM 芯片来设计该存储器，则需要上述规格的 ROM 芯片数和 RAM 芯片数分别是 _ 。（分数：2.00）A.1、15B.2、15C.1、30D.2、3050.假设某计算机的存储系统由 Cache 和主存组成。某程序执行过程中访存 1000 次，其中访问 Cache 缺失(未命中)50 次则 Cache 的命中率是 _ 。（分数：2.00）A.5%B.95%C.50%D.95%51.某计算机系统的 CPU 有 20 条地址线(A19A0)，8 条数据线(D7DO)和一条控制线 （分数：10.00）_52.CPU 在执行一段程序时，在 Cache 中完成的存取次

19、数是 950 次，在主存中完成的存取次数是 50 次，已知 Cache 的存取周期是 40us，主存的存取周期是 200us，求 Cache/主存系统的效率和平均访问时间。 （分数：10.00）_53.地址总线 A 15 A 0 (低)，存储器地址空间为 3000H67FFH，按字节编址。其中 3000H4FFFH 为ROM 区，选用 EPROM 芯片(4K2 位/片)；5000H67FFH 为 RAM 区，选用 DRAM 芯片(2K4 位/片)。 1据存储器容量，EPROM 芯片和 DRAM 芯片各需多少片?分别选择一个正确答案。 (1)EPROM 芯片_ (2)DRAM 芯片_ 4 片 6

20、 片 8 片 12 片 2EPROM 芯片和 DRAM 芯片各连入哪几根地址线?分别选择一个正确答案。 (1)EPROM 芯片_ (2)DRAM 芯片_ A 10 A 0 A 12 A 0 A 11 A 0 A 9 A 0 3分别写出 5 个片送信号 CS 0 、CS 1 、CS 2 、CS 3 、CS 4 的逻辑式。 （分数：10.00）_54.用一位奇偶校验法，能检测出一位存储器错的百分比是 _ 。（分数：2.00）A.0%B.25%C.50%D.100%55.设 CPU 有 16 根地址线，8 条数据线，并用/MREQ 做访问存储器的控制信号，使用 R/W 做读写命令信号。要求存储系统最

21、低 8KB 的地址是系统程序区 ROM，与其相邻的高 8KB 的地址是系统程序工作区 RAM，最高区域 24KB 的地址是用户程序区 RAM。已知 ROM 和 RAM 存储芯片都为 8K8 位，要求： (1)写出每片存储芯片的地址范围(用十六进制表示)； (2)自选或设计译码电路，画出 CPU、译码器和存储芯片的逻辑连接图。 （分数：10.00）_56.在一个 Cache 存储系统中，Cache 的访问周期为 10ns，主存储器的访问周期为 60ns，每个数据在Cache 中平均重复使用 4 次，当块的大小为 1 个字时，存储系统的访问效率只有 0.5，现在要通过增加块大小，使存储系统的访问效

22、率达到 0.94。 (1)当存储系统的访问效率是 0.5 时，计算命中率和平均访问时间。 (2)为了使存储系统的访问效率达到 0.94，命中率和等效访问周期应提高到多少? (3)为了使存储系统的访问效率从 0.5 提高到 0.94，块的大小至少增加到几个字? （分数：10.00）_57.CachceMM 两级存储器采用组相联映像(组间直接，组内全相联)，要求 Cache 的每一块可在一个主存的存储周期内读出。 (1)已知主存为模块交叉，每个存储模块宽度为 8 个字节，则块的大小是多少? (2)若 Cache 容量为 512B，共分为 2 个组，主存容量是 Cache 容量的 2048 倍，则主

23、存区号是多少位?区内组号是多少位?组内块号是多少位?块内地址是多少位?每次进行 MMCache 的地址变换时，需要参与相联比较的位数是多少位? (3)若 CacheMM 地址变换表的内容如下表所示，当 CPU 访问主存的地址分别为 19318H 和 0EDCBAH 时，问是否能命中 Cache?若能命中，用十六进制数写出相应的 Cache 地址。 （分数：10.00）_58.一个由高速缓冲存储器与主存储器组成的二级存储系统，已知主存容量为 1MB，缓存容量为 32KB，采用组相联方式进行地址映射与变换，主存与缓存每一块为 64B，缓存共分为 8 组。 (1)写出主存与缓存的地址格式(地址码长度

24、及各字段名称与位数)。 (2)假定 Cache 的存取周期为 20ns，命中率为 0.95，希望采用 Cache 后的加速比大于 10，那么要求主存储器的存取周期速度应大于多少? （分数：10.00）_59.在虚拟存储系统中，假设主存只有 a，b，c 三个页框，组成 a 进 c 出的 FIFO 队列进程，访问页面的序列是 0，1，3，4，3，2，0，2，1，3，2 号。若采用：(1)FIFO 算法；(2)FIFO+LRU 算法。用列表法求以上两种策略的命中率。 （分数：10.00）_60.某计算机的主存地址位数为 32 位，按字节编址。假定数据 Cache 中最多存放 128 个主存块，采用

25、4 路组相联方式，块大小为 64Byte。每块设置了 1 位有效位“脏(Dirty)”位。要求： (1)分别指出主存地址中标记(Tag)、组号(Index)和块内地址(Offset)三部分的位置和位数。 （分数：10.00）_计算机学科专业基础综合组成原理-存储器层次结构(一)答案解析(总分：256.00，做题时间：90 分钟)一、单项选择题(总题数：38，分数：76.00)1.常用的虚拟存储器寻址系统由 _ 两级存储器组成。（分数：2.00）A.主存辅存 B.Cache主存C.Cache辅存D.主存硬盘解析：在主存一辅存这一层存储器的发展过程中，形成了虚拟存储系统，而虚存的管理由软件(操作系

26、统)和硬件共同完成。2.一台计算机有 64MB 的主存，字长为 4 字节。那么在存储器中对单个字寻址需要 _ 位地址。（分数：2.00）A.23B.24 C.25D.26解析：因为字长为 4 字节，主存的容量为 64MB/4=16M 字，故存储器中对字寻址共需 24 位地址(16M=224)。3.高速缓冲存储器由 _ 实现。（分数：2.00）A.软件B.硬件 C.固件D.软件+硬件解析：高速缓冲存储器 Cache 全部由硬件调度。而虚拟存储器则是以软件为主硬件为辅来调度的。Cache是为了解决主存和 CPU 之间的速度匹配问题的，虚拟存储器是为了解决主存容量的问题。4.下列存储器中， _ 的速

27、度最快。（分数：2.00）A.控制存储器 B.磁带C.磁盘D.主存解析：控制存储器是位于控制器内部的存储微程序的 ROM 存储器，属于 CPU 的组成部分，速度最快。主存速度次之，磁带和磁盘是外存，速度较慢，而其中磁带的速度是最慢的。5.动态存储器 DRAM 的刷新原则是 _ 。（分数：2.00）A.各 DRAM 芯片轮流刷新B.各 DRAM 芯片同时刷新，片内逐位刷新C.各 DRAM 芯片同时刷新，片内逐字刷新D.各 DRAM 芯片同时刷新，片内逐行刷新 解析：DRAM 芯片中的全部存储位元排列成矩阵，刷新是以行为单位进行的，每一行中各存储元同时被刷新。并且，地址相同的各 DRAM 芯片的存

28、储元同时进行刷新。6._ 存储结构对程序员是透明的。（分数：2.00）A.通用寄存器B.主存C.控制寄存器 D.堆栈解析：控制存储器用以存放指令系统对应的全部微程序，常用双极型半导体 ROM 存储器构成，完全由硬件来实现操作，不需要程序员进行管理。7.动态 RAM 比起静态 RAM 的主要优点是 _ 。（分数：2.00）A.速度快B.数据不易丢失C.存储密度高 D.控制简单解析：与 SRAM 静态随机存取存储器相比，DRAM 动态随机存取存储器有功耗低、集成度高(存储密度高)、成本低的优点，而 SRAM 比 DRAM 速度快，且 DRAM 需要刷新，所需时间长，而 SRAM 不需要刷新。两者都

29、属于易失性存储器，一旦断电，其内容会丢失。8.相联存储器的访问方式是 _ 。（分数：2.00）A.先进先出顺序访问B.按地址访问C.无地址访问D.按内容访问 解析：相联存储器是不按地址访问的存储器，而是按所存数据字的全部内容或部分内容进行查找，主要用于 Cache 中。9.为使虚存系统有效地发挥预期的作用，所运行的程序应具有的特性是 _ 。（分数：2.00）A.该程序不应含有过多的 I/O 操作B.该程序的大小不应超过实际的内存容量C.该程序应当具有较好的局部性(Locality) D.该程序的指令相关不应过多解析：虚存系统能提高计算机存储系统的性价比，在速度方面接近主存的速度，而容量和价格方

30、面接近辅存。实现这个层次结构的先决条件是程序局部性原理，即存储器访问的局部性。所以，运行的程序应具有较好的局部性。10.某虚拟存储器系统采用页式内存管理，使用 LRu 页面替换算法，考虑下面的页面访问地址流(每次访问在一个时间单位中完成)： 1 8 1 7 8 2 7 2 1 8 3 8 2 1 3 1 7 1 3 7 假定内存容量为 4 个页面，开始时是空的，则页面失效率是 _ 。（分数：2.00）A.0%B.5%C.15%D.30% 解析：根据 LRU 算法，可列出 LRU 表如下： 命中 否 否 否 否 否 2 7 2 1 8 3 8 2 1 3 1 7 1 3 7 7 8 8 2 7

31、2 1 8 3 8 2 1 3 1 7 1 3 8 1 1 7 7 8 8 7 2 1 1 3 8 2 2 3 3 7 1 1 1 8 8 1 1 1 1 8 7 2 2 1 3 8 8 2 2 2 2 从表中可得，共有 6 次访问页面未装入主存，页面实效率为：6/20=30%。11.某一 SRAM 芯片，其容量为 10248 位，除电源和接地端外，该芯片引脚的最小数目为 _ 。（分数：2.00）A.20 B.22C.25D.30解析：由于 SRAM 芯片容量为 10248=2108，所以需 10 根地址线、8 根数据线，另外还需 2 根控制线CS 和 W/R，所以芯片引脚的最小数目为 10+

32、8+2=20 条。12.在页式管理存储器中，可在页表内设置 R(读)、W(写)以及 _ (此位为 1 时，表示该页为指令空间)位。（分数：2.00）A.F(标志)B.P(保护)C.E(执行) D.V(有效)解析：为了防止由于一个用户程序出错而破坏其他用户程序和系统软件的情况出现，系统应提供存储保护。在页式管理存储器中相应的访问方式保护有 R(读)、W(写)以及 E(执行)三种方式形成的逻辑组合，其中，“执行”为 1，表示该页为指令空间。13.若动态 RAM 每毫秒必须刷新 1.0 次，每次刷新需 100ns，一个存储周期需要 200ns，则刷新占存储器总操作时间的百分比是 _ 。（分数：2.0

33、0）A.0.5%B.1.5%C.1% D.2%解析：每次刷新需 100ns，而每毫秒必须刷新 100 次，故刷新时间每毫秒为：100100ns=10s，所以刷新占存储器总操作时间的百分比是 10s/1ms100%=1%。14.某机器采用四体交叉存储器，今执行一段小循环程序，此程序存放在存储器的连续地址单元中。假设每条指令的执行时间相同，而且不需要用到存储器存取数据，在下面两种情况下(执行指令数相等)，程序运行时间之比为 _ 。 (1)循环程序由 6 条指令组成，重复执行 80 次 (2)循环程序由 8 条指令组成，重复执行 60 次。（分数：2.00）A.4:3 B.1:2C.2:1D.3:4

34、解析：假设取指周期为 T，执行时间为 t，总线传输时间为 ，第一种情况，程序运行的时间T1=(T+5+6t)80=80T+400+480t，第二种情况，程序运行的时间 T2=(T+7+8t)60=60T+420+480t，T1:T280T:60T=4:3。15.在 Cache 和主存构成的两级存储体系中，Cache 的存取时间是 100ns，主存的存取时间是 1000ns，如果希望有效(平均)存取时间不超过 Cache 存取时间的 110%，则 Cache 的命中率至少应为 _ 。（分数：2.00）A.90%B.98%C.95%D.99% 解析：平均存取时间 t a =t c h+t M (1

35、-h)，式中，t c 为 Cache 的存取时间，t M 为主存的存取时间。代入数值，即 100h+1000(1-h)1.1100，故，h98.9%。16.存储周期是( )。（分数：2.00）A.存储器的读出时间B.存储器的写入时间C.存储器进行连续两次存储操作所需间隔的最小时间 D.存储器的读出和写入时间的平均值解析：存储周期是存储器进行连续两次存储操作(读或写)所需间隔的最小时间。17.下述关于存储器的描述中正确的是 _ 。（分数：2.00）A.CPU 访存时间由存储器容量决定B.ROM 和 RAM 在存储器中是单独编址的C.ROM 中任一单元不可随机性访问D.DRAM 是破坏性读出，因此

36、需要读后重写 解析：CPU 访问的时间和存储容量没有关系；主存的空间由 RAM 和 ROM 组成，而且统一编址；ROM 是一种随机访问存储器，其内容只能读出不能写入。18.SRAM 写入数据的条件是 _ 。（分数：2.00）A.AB 有效比 R/w=0 早达到 B.AB 有效与 R/w=O 同时到达C.AB 有效比 R/W=0 迟到达D.AB 有效与 CS=0 同时到达解析：SRAM 写入存储器的时序信号必须同步，通常，当 R/W 线加负脉冲时，地址线的电平必须是稳定的，R/W 达到低电平(=0)时，数据立即被存储，因此，AB 有效比 R/W=0 早到达。19.DRAM 地址分两次输入(行选通

37、 RAS、列选通 CAS)的目的是 _ 。（分数：2.00）A.提高速度B.减少芯片引出线 C.刷新D.电平需要解析：DRAM 的数据线一般都只有少数几条，地址线也采用分时复用，即分两次输入芯片，这样安排的结果使得每一片动态 RAM 的引脚数都很少，可以降低芯片的封装成本，使得每一片 DRAM 的成本较低。20.半导体存储器速度最快的是 _ 。（分数：2.00）A.EPROMB.DRAMC.SRAM D.FLASH MEMORY解析：FLASH MEMORY 闪存的改写速度比 EPROM 的速度快 10 倍以上，但比 RAM 的速度要慢得多，而 RAM 按存储原理的不同，分为 SRAM 和 D

38、RAM，其中，DRAM 由于采用等效电容存储信息，需要一个充放电过程，所以速度比 SRAM 要慢。21.多体交叉存储器主要解决的问题是 _ 。（分数：2.00）A.扩充主存储器的容量B.提高主存储器数据传输率 C.减少主存储器芯片数量D.简化线路结构解析：由于 CPU 的速度比主存快，如果能同时从主存取出 n 条指令，必然会提高机器的运行速度，多模块交叉存储器就是基于这种思想提出来的。采用多体交叉存储器后可以实现主存储器多模块流水式并行存取，所以大大提高了主存储器的数据传输率。22.一主机的 cache 容量是 256 块，采用直接映像方式，主存中的第 i 块将会映像到 Cache 的第 _

39、块。（分数：2.00）A.256B.i(mod256) CiD.i+1解析：直接映像方式是一种多对一的映射关系，但一个主存块只能拷贝到 Cacthe 的一个特定块位置上去，主存的块号 i 和 Cache 的块号 j 存在函数关系：j=i mod m，其中 m 为 Cache 的总块数。据题意，m=256，所以 j=i(mod 256)。23.DRAM 存储芯片，常用的片选信号是 _ 。（分数：2.00）A.RAS B.CASC.RAS 和 CASD.CS解析：DRAM 芯片的地址信号分为行地址和列地址分时从同一引脚输入，为了区分行、列地址，采用不同的控制信号，先由 RAS 有效，将行地址输入进

40、芯片内部的行地址缓存器；然后 CAS 有效，将列地址送到列地址缓存器。DRAM 芯片中没有专用的片选信号 CS，因为 RAS 有效后，芯片就开始工作了，所以 RAS 有相当于片选信号的作用。24.静态 RAM 的特点是 _ 。（分数：2.00）A.工作时存储内容不变B.断电后存储内容不变C.不需电源提供电流D.不需刷新 解析：静态 RAM 属于随机存取存储器，存储的信息既可随时读取，也可随时写入。它依靠触发器存储信息所以断电后，触发器不能工作，所存储的信息会全部丢失，并且由于触发器是双稳态器件所以存储信息不需刷新。25.ROM 与 RAM 的主要区别是 _ 。（分数：2.00）A.断电后，RO

41、M 内的信息会丢失，RAM 则可长期保存信息不丢失B.断电后，RAM 内的信息会丢失，ROM 则可长期保存信息不丢失 C.ROM 是辅助存储器，RAM 是主存储器D.ROM 是主存储器，RAM 是辅存储器解析：ROM 是只读存储器，断电后信息可长期保存，而 RAM 是随机存取存储器，断电后信息会丢失，两者都是主存储器。26.在 1K8 位的存储器芯片中，采用双译码方式，译码器的输出信号有 _ 条。（分数：2.00）A.1024B.64C.32D.10解析：地址译码器的设计方案有单译码方式和双译码方式。单译码方式中若地址线有 n 条，则译码器输出 2 n 种状态，对应 2 n 个地址，每个地址选

42、中一个存储字，所以当 n 较大时，译码器输出线数目非常庞大，这种方式一般适合于小容量存储器。采用双译码方式，可以减少地址选择线的数目。这种结构中，地址译码器分成两个，若每个译码器有 n/2 个输入，只有 2 n/2 。个输出，则共有 2 n/2 +2 n/2 条译码器输出。27.某机器的主存储器容量共 32KB，由 16 片 16K1 位(内部采用 128128 存储器阵列)的 DRAM 芯片字位扩展构成，若采用集中式刷新方式，且刷新周期为 2ms，那么对所有存储单元刷新一遍需要 _ 存储周期。（分数：2.00）A.128 B.256C.1024D.16384解析：通常对 DRAM 的每一行进

43、行读出，就可完成对整个 RAM 的刷新。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔称为再生周期，又叫刷新周期。16K1 位的DRAM 芯片内部采用 128128 存储阵列，按照行刷新，需要占用 128 个存储周期。28.CPU 可随机访问的存储器是 _ 。（分数：2.00）A.光盘存储器B.主存储器 C.磁盘存储器D.磁带存储器解析：随机存储器是指计算机可以随机地、个别地对各个存储单元进行访问，并且进行读写访问时间基本固定，与存储单元的地址无关。主存储器(即通常所说的内存)由 RAM 和 ROM 组成，是 CPU 可随机访问的存储器。29.在下列存储器中，若按存储容量和存储周期从小到大的顺序排列，应为 _ 。（分数：2.00）A.高速缓冲存储器、寄存器组、主存、磁带、软磁盘、活动头硬磁盘B.寄存器组、高速缓冲存储器、主存、磁带、软磁盘、活动头硬磁盘C.寄存器组、高速缓冲存储器、主存、软磁盘、活动头硬磁盘、磁带D.寄存器组、高速缓冲存储器、主存、活动头硬磁盘、磁带、软磁盘 解析：存取速度由快到慢：寄存器组高速缓冲存储器主存活动头硬磁盘磁带软磁盘。30.和 MOS 型 RAM 比较，双极型 RAM 的特点是 _ 。（分数：2.00）