【考研类试卷】计算机专业基础综合历年真题试卷汇编7及答案解析.doc

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1、计算机专业基础综合历年真题试卷汇编 7及答案解析(总分：60.00，做题时间：90 分钟)一、单项选择题(总题数：15，分数：30.00)1.单项选择题 1-40小题。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。（分数：2.00）_2.下列关于闪存(Flash Memory)的叙述中，错误的是_。（分数：2.00）A.信息可读可写，并且读、写速度一样快B.存储单元由 MOS管组成，是一种半导体存储器C.掉电后信息不丢失，是一种非易失性存储器D.采用随机访问方式，可替代计算机外部存储器3.某计算机主存容量为 64KB，其中 ROM区为 4KB，其余为 RAM区，按字节编址。现要用

2、2K8位的 ROM芯片和 4K4位的 RAM芯片来设计该存储器，则需要匕述规格的 ROM芯片数和 RAM芯片数分别是_。（分数：2.00）A.1、15B.2、15C.1、30D.2、304.某计算机存储器按字节编址，主存地址空间大小为 64MB，现用 4MBx8位的 RAM芯片组成 32MB的主存储器，则存储器地址寄存器 MAR的位数至少是_。（分数：2.00）A.22位B.23位C.25位D.26位5.某容量为 256MB的存储器由若干 4M8位的 DRAM芯片构成，该 DRAM芯片的地址引脚和数据引脚总数是_。（分数：2.00）A.19B.22C.30D.366.假定用若干个 2K4位的芯

3、片组成一个 8Kx8位的存储器，则地址 0B1FH所在芯片的最小地址是_。（分数：2.00）A.0000HB.0600HC.0700HD.0800H7.某计算机使用 4体交叉编址存储器，假定在存储器总线上出现的主存地址(十进制)序列为8005，8006，8007，8008，8001，8002，8003，8004，8000，则可能发生访存冲突的地址对是_。（分数：2.00）A.8004和 8008B.8002和 8007C.8001和 8008D.8000和 80048.假设某计算机的存储系统由 Cache和主存组成，某程序执行过程中访存 1000次，其中访问 Cadle缺失(未命中)50 次，

4、则 Cache的命中率是_。（分数：2.00）A.5B.95C.50D.959.某计算机的 Cache共有 16块，采用 2路组相联映射方式(即每组 2块)。每个主存块大小为 32B，按字节编址。主存 129号单元所在主存块应装入到的 Cache组号是_。（分数：2.00）A.0B.1C.4D.610.采用指令 Cache与数据 Cache分离的主要目的是_。（分数：2.00）A.降低 Cache的缺失损失B.提高 Cache的命中率C.降低 CPU平均访存时间D.减少指令流水线资源冲突11.下列命中组合情况中，一次访存过程中不可能发生的是_。（分数：2.00）A.TLB未命中，Cache 未

5、命中，Page 未命中B.TLB未命中，Cache 命中，Page 命中C.TLB命中，Cache 未命中，Page 命中D.TLB命中，Cache 命中，Page 未命中12.假定编译器将赋值语句“x=x+3；”转换为指令“add xaddr，3”，其中 xaddr是 x对应的存储单元地址。若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的 TLB，且 Cache使用直写(Write Through)方式，则完成该指令功能需要访问主存的次数至少是_。（分数：2.00）A.0B.1C.2D.313.假定主存地址为 32位，按字节编址，主存和 Cache之间采用直接映射方式，主存块大小为

6、 4个字，每字 32位，采用回写(Write Back)方式，则能存放 4K字数据的 Cache的总容量的位数至少是_。（分数：2.00）A.146kB.147KC.148KD.158K14.某计算机主存地址空间大小为 256MB，按字节编址。虚拟地址空间大小为 4GB，采用页式存储管理，页面大小为 4KB，TLB(快表)采用全相联映射，有 4个页表项，内容如下表所示。 （分数：2.00）A.015 3180HB.003 5180HC.TLB 缺失D.缺页15.某计算机有 16个通用寄存器，采用 32位定长指令字，操作码字段(含寻址方式位)为 8位，Store 指令的源操作数和目的操作数分别采

7、用寄存器直接寻址和基址寻址方式。若基址寄存器可使用任一通用寄存器，且偏移量用补码表示，则 Store指令中偏移量的取值范围是_。（分数：2.00）A.-32768+32767B.-32767+32768C.-65536+65535D.-65535+65536二、综合应用题(总题数：6，分数：30.00)16.综合应用题 41-47小题。_17.假定某计算机的 CPU主频为 80MHz，CPI 为 4，平均每条指令访存 15 次，主存与 Cache之间交换的块大小为 16B，Cache 的命中率为 99，存储器总线宽带为 32位。为了提高性能，主存采用 4体低位交叉存储模式，工作时每 14 个存

8、储周期启动一个体。若每个体的存储周期为 50ns，则该主存能提供的最大带宽是多少?（分数：2.00）_某计算机的主存地址空间大小为 256MB，按字节编址。指令 Cache和数据 Cache分离，均有 8个 Cache行，每个 Cache行大小为 64B，数据 Cache采用直接映射方式。现有两个功能相同的程序 A和 B，其伪代码如下： （分数：6.00）(1).若不考虑用于 Cache一致性维护和替换算法的控制位，则数据 Cache的总容量为多少?（分数：2.00）_(2).数组元素 a031和 a11各自所在的主存块对应的 Cache行号分别是多少(Cache 行号从 0开始)?（分数：2

9、.00）_(3).程序 A和 B的数据访问命中率各是多少?哪个程序的执行时间更短?（分数：2.00）_某 32位计算机，CPU 主频为 800MHz，Cache 命中时的 CPI为 4，Cache 块大小为 32字节；主存采用 8体交叉存储方式，每个体的存储字长为 32位、存储周期为 40ns；存储器总线宽度为 32位，总线时钟频率为 200MHz，支持突发传送总线事务。每次读突发传送总线事务的过程包括：送首地址和命令、存储器准备数据、传送数据。每次突发传送 32字节，传送地址或 32位数据均需要一个总线时钟周期。请回答下列问题，要求给出理由或计算过程。（分数：8.00）(1).CPU和总线的

10、时钟周期各为多少?总线的带宽(即最大数据传输率)为多少?（分数：2.00）_(2).Cache缺失时，需要用几个读突发传送总线事务来完成一个主存块的读取?（分数：2.00）_(3).存储器总线完成一次读突发传送总线事务所需的时间是多少?（分数：2.00）_(4).若程序 BP执行过程中，共执行了 100条指令，平均每条指令需进行 12 次访存，Cache 缺失率为5，不考虑替换等开销，则 BP的 CPU执行时间是多少?（分数：2.00）_某计算机存储器按字节编址，虚拟(逻辑)地址空间大小为 16MB，主存(物理)地址空间大小为 1MB，页面大小为 4KB；Cache 采用直接映射方式，共 8行

11、；主存与 Cache之间交换的块大小为 32B。系统运行到某一时刻时，页表的部分内容和 Cache的部分内容分别如图(a)、图(1)所示，图中页框号及标记字段的内容为十六进制形式。 （分数：8.00）(1).虚拟地址共有几位，哪几位表示虚页号?物理地址共有几位，哪几位表示页框号(物理页号)?（分数：2.00）_(2).使用物理地址访问 Cache时，物理地址应划分成哪几个字段?要求说明每个字段的位数及在物理地址中的位置。（分数：2.00）_(3).虚拟地址 001C60H所在的页面是否在主存中?若在主存中，则该虚拟地址对应的物理地址是什么?访问该地址时是否 Cache命中?要求说明理由。（分数

12、：2.00）_(4).假定为该机配置一个 4路组相联的 TLB共可存放 8个页表项，若其当前内容(十六进制)如图(c)所示，则此时虚拟地址 024BACH所在的页面是否存在主存中?要求说明理由。 （分数：2.00）_某计算机字长为 16位，主存地址空间大小为 128KB，按字编址。采用单字长指令格式，指令各字段定义如下： 转移指令采用相对寻址方式，相对偏移量用补码表示，寻址方式定义如下： （分数：6.00）(1).该指令系统最多可有多少条指令?该计算机最多有多少个通用寄存器?存储器地址寄存器(MAR)和存储器数据寄存器(MDR)至少各需要多少位?（分数：2.00）_(2).转移指令的目标地址范

13、围是多少?（分数：2.00）_(3).若操作码 0010B表示加法操作(助记符为 add)，寄存器 R4和 R5的编号分别为 100B和 101B，R4 的内容为 1234H，R5 的内容为 5678H，地址 1234H中的内容为 5678H，地址 5678H中的内容为 1234H，则汇编语言为“add(R4)，(R5)+”(逗号前为源操作数，逗号后为目的操作数)对应的机器码是什么(用十六进制表示)?该指令执行后，哪些寄存器和存储单元中的内容会改变?改变后的内容是什么?（分数：2.00）_计算机专业基础综合历年真题试卷汇编 7答案解析(总分：60.00，做题时间：90 分钟)一、单项选择题(总

14、题数：15，分数：30.00)1.单项选择题 1-40小题。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。（分数：2.00）_解析：2.下列关于闪存(Flash Memory)的叙述中，错误的是_。（分数：2.00）A.信息可读可写，并且读、写速度一样快 B.存储单元由 MOS管组成，是一种半导体存储器C.掉电后信息不丢失，是一种非易失性存储器D.采用随机访问方式，可替代计算机外部存储器解析：解析：闪存是 EEPROM的进一步发展，可读可写，用 MOS管的浮栅上有无电荷来存储信息。闪存依然是 ROM的一种，写入时必须先擦除原有数据，故写速度比读速度要慢不少(硬件常识)。闪存是一种非

15、易失性存储器，它采用随机访问方式。现在常见的 SSD固态硬盘，即由 Flash芯片组成。3.某计算机主存容量为 64KB，其中 ROM区为 4KB，其余为 RAM区，按字节编址。现要用 2K8位的 ROM芯片和 4K4位的 RAM芯片来设计该存储器，则需要匕述规格的 ROM芯片数和 RAM芯片数分别是_。（分数：2.00）A.1、15B.2、15C.1、30D.2、30 解析：解析：首先确定 ROM的个数，ROM 区为 4KB，选用 2K8位的 ROM芯片，需要 =2片，采用字扩展方式；RAM 区为 60KB，选用 4K4位的 RAM芯片，需要4.某计算机存储器按字节编址，主存地址空间大小为

16、64MB，现用 4MBx8位的 RAM芯片组成 32MB的主存储器，则存储器地址寄存器 MAR的位数至少是_。（分数：2.00）A.22位B.23位C.25位D.26位 解析：解析：主存按字节编址，地址空间大小为 64MB，MAR 的寻址范围为 64M=2 26 ，故为 26位。实际的主存容量 32MB不能代表 MAR的位数，考虑到存储器扩展的需要，MAR 应保证访问到整个主存地址空间，反过来，MAR 的位数决定了主存地址空间的大小。5.某容量为 256MB的存储器由若干 4M8位的 DRAM芯片构成，该 DRAM芯片的地址引脚和数据引脚总数是_。（分数：2.00）A.19 B.22C.30D

17、.36解析：解析：4M8 位的芯片数据线应为 8根，地址线应为 log 2 4M=22根，而 DRAM采用地址复用技术，地址线是原来的 12，且地址信号分行、列两次传送。地址线数为 222=11 根，所以地址引脚与数据引脚的总数为 11+8=19根，选 A。6.假定用若干个 2K4位的芯片组成一个 8Kx8位的存储器，则地址 0B1FH所在芯片的最小地址是_。（分数：2.00）A.0000HB.0600HC.0700HD.0800H 解析：解析：用 2K4位的芯片组成一个 8K8位存储器，共需 8片 2K4位的芯片，分为 4组，每组由2片 2K4位的芯片并联组成 2K8位的芯片，各组芯片的地址

18、分配如下： 第一组(2 个芯片并联)：0000H07FFH。 第二组(2 个芯片并联)：0800H0FFFH。 第三组(2 个芯片并联)：1000H17FFH。 第四组(2 个芯片并联)：1800H1FFFH。 地址 0B1FH所在的芯片属于第二组，故其所在芯片的最小地址为0800H。7.某计算机使用 4体交叉编址存储器，假定在存储器总线上出现的主存地址(十进制)序列为8005，8006，8007，8008，8001，8002，8003，8004，8000，则可能发生访存冲突的地址对是_。（分数：2.00）A.8004和 8008B.8002和 8007C.8001和 8008D.8000和

19、8004 解析：解析：每个访存地址对应的存储模块序号(0、1、2、3)如下所示：8.假设某计算机的存储系统由 Cache和主存组成，某程序执行过程中访存 1000次，其中访问 Cadle缺失(未命中)50 次，则 Cache的命中率是_。（分数：2.00）A.5B.95C.50D.95 解析：解析：命中率=Cache 命中次数总访问次数。需要注意的是看清题，题中说明的是缺失 50次，而不是命中 50次，仔细审题是做对题的第一步。9.某计算机的 Cache共有 16块，采用 2路组相联映射方式(即每组 2块)。每个主存块大小为 32B，按字节编址。主存 129号单元所在主存块应装入到的 Cach

20、e组号是_。（分数：2.00）A.0B.1C.4 D.6解析：解析：由于 Cache共有 16块，采用 2路组相联，因此共分为 8组，组号为 0、1、2、7。主存的某一字块按模 8映射到 Cache某组的任一字块中，即主存的第 0，8，16字块可以映射到 Cache第 0组的任一字块中。每个主存块大小为 32字节，故 129号单元位于第 4块主存块(注意是从 0开始)，因此将映射到 Cache第 4组的任一字块中。10.采用指令 Cache与数据 Cache分离的主要目的是_。（分数：2.00）A.降低 Cache的缺失损失B.提高 Cache的命中率C.降低 CPU平均访存时间D.减少指令流

21、水线资源冲突 解析：解析：把指令 Cache与数据 Cache分离后，取指和取数分别到不同的 Cache中寻找，那么指令流水线中取指部分和取数部分就可以很好地避免冲突，即减少了指令流水线的冲突，选 D。11.下列命中组合情况中，一次访存过程中不可能发生的是_。（分数：2.00）A.TLB未命中，Cache 未命中，Page 未命中B.TLB未命中，Cache 命中，Page 命中C.TLB命中，Cache 未命中，Page 命中D.TLB命中，Cache 命中，Page 未命中 解析：解析：Cache 中存放的是主存的部分副本，TLB(快表)中存放的是 Page(页表)的一部分副本。在同时具有

22、虚拟页式存储器(有 TLB)和 Cache的系统中，CPU 发出访存命令，先查找对应的 Cache块。 1)若 Cache命中，则说明所需内容在 Cache内，其所在页面必然己调入主存，因此 Page必然命中，但 TLB不一定命中； 2)若 Cache不命中，并不能说明所需内容未调入主存，和 TLB、Page 命中与否没有联系。但若 TLB命中，Page 也必然命中；而当 Page命中，TLB 则未必命中，故 D不可能发生。 主存、Cache、TLB 和 Page的关系如下图所示。12.假定编译器将赋值语句“x=x+3；”转换为指令“add xaddr，3”，其中 xaddr是 x对应的存储单

23、元地址。若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的 TLB，且 Cache使用直写(Write Through)方式，则完成该指令功能需要访问主存的次数至少是_。（分数：2.00）A.0B.1 C.2D.3解析：解析：上述指令的执行过程可划分为取数、运算和写回过程，取数时读取 xaddr可能不需要访问主存而直接访问 Cache，而写直通方式需要把数据同时写入 Cache和主存，因此至少访问 1次。13.假定主存地址为 32位，按字节编址，主存和 Cache之间采用直接映射方式，主存块大小为 4个字，每字 32位，采用回写(Write Back)方式，则能存放 4K字数据的 Ca

24、che的总容量的位数至少是_。（分数：2.00）A.146kB.147KC.148K D.158K解析：解析：直接映射的地址结构为： 14.某计算机主存地址空间大小为 256MB，按字节编址。虚拟地址空间大小为 4GB，采用页式存储管理，页面大小为 4KB，TLB(快表)采用全相联映射，有 4个页表项，内容如下表所示。 （分数：2.00）A.015 3180H B.003 5180HC.TLB 缺失D.缺页解析：解析：按字节编址，页面大小为 4KB，页内地址共 12位。地址空间大小为 4GB，虚拟地址共 32位，前 20位为页号。虚拟地址为 03FF F180H，故页号为 03 FFFH，页内

25、地址为 180H。查找页标记 03FFFH所对应的页表项，页框号为 0153H，页框号与页内地址拼接即为物理地址 015 3180H。15.某计算机有 16个通用寄存器，采用 32位定长指令字，操作码字段(含寻址方式位)为 8位，Store 指令的源操作数和目的操作数分别采用寄存器直接寻址和基址寻址方式。若基址寄存器可使用任一通用寄存器，且偏移量用补码表示，则 Store指令中偏移量的取值范围是_。（分数：2.00）A.-32768+32767 B.-32767+32768C.-65536+65535D.-65535+65536解析：解析：采用 32位定长指令字，其中操作码为 8位，两个地址码

26、一共占用 32-8=24位，而 Store指令的源操作数和目的操作数分别采用寄存器直接寻址和基址寻址，机器中共有 16个通用寄存器，则寻址一个寄存器需要 log 2 16=4位，源操作数中的寄存器直接寻址用掉 4位，而目的操作数采用基址寻址也要指定一个寄存器，同样用掉 4位，则留给偏移址的位数为 24-4-4=16位，而偏移址用补码表示，16 位补码的表示范围为-32768+32767，选 A。二、综合应用题(总题数：6，分数：30.00)16.综合应用题 41-47小题。_解析：17.假定某计算机的 CPU主频为 80MHz，CPI 为 4，平均每条指令访存 15 次，主存与 Cache之间

27、交换的块大小为 16B，Cache 的命中率为 99，存储器总线宽带为 32位。为了提高性能，主存采用 4体低位交叉存储模式，工作时每 14 个存储周期启动一个体。若每个体的存储周期为 50ns，则该主存能提供的最大带宽是多少?（分数：2.00）_正确答案：(正确答案：4 体交叉存储模式能提供的最大带宽为 44B50ns=320MBs。)解析：某计算机的主存地址空间大小为 256MB，按字节编址。指令 Cache和数据 Cache分离，均有 8个 Cache行，每个 Cache行大小为 64B，数据 Cache采用直接映射方式。现有两个功能相同的程序 A和 B，其伪代码如下： （分数：6.00

28、）(1).若不考虑用于 Cache一致性维护和替换算法的控制位，则数据 Cache的总容量为多少?（分数：2.00）_正确答案：(正确答案：每个 Cache行对应一个标记项，如下图所示。 不考虑用于 Cache一致性维护和替换算法的控制位。地址总长度为 28位(2 28 =256M)，块内地址 6位(2 6 =64)，Cache 块号 3位(2 3 =8)，故 Tag的位数为 28-6-3=19位，还需使用一个有效位，故题中数据 Cache行的结构如下图所示。 )解析：(2).数组元素 a031和 a11各自所在的主存块对应的 Cache行号分别是多少(Cache 行号从 0开始)?（分数：2

29、.00）_正确答案：(正确答案：数组 a在主存的存放位置及其与 Cache之间的映射关系如下图所示。 )解析：(3).程序 A和 B的数据访问命中率各是多少?哪个程序的执行时间更短?（分数：2.00）_正确答案：(正确答案：数组 a的大小为 2562564B=2 18 B，占用 2 18 64=2 12 个主存块，按行优先存放，程序 A逐行访问数组 a，共需访问的次数为 2 16 次，未命中次数为 2 12 次(即每个字块的第一个数未命中)，因此程序 A的命中率为(2 16 -2 12 )2 16 100=9375。)解析：解析：考查 Cache的组成，主存与 Cache的映射关系，Cache

30、 的命中率。某 32位计算机，CPU 主频为 800MHz，Cache 命中时的 CPI为 4，Cache 块大小为 32字节；主存采用 8体交叉存储方式，每个体的存储字长为 32位、存储周期为 40ns；存储器总线宽度为 32位，总线时钟频率为 200MHz，支持突发传送总线事务。每次读突发传送总线事务的过程包括：送首地址和命令、存储器准备数据、传送数据。每次突发传送 32字节，传送地址或 32位数据均需要一个总线时钟周期。请回答下列问题，要求给出理由或计算过程。（分数：8.00）(1).CPU和总线的时钟周期各为多少?总线的带宽(即最大数据传输率)为多少?（分数：2.00）_正确答案：(正

31、确答案：CPU 的时钟周期是主频的倒数，即 1800MHz=125ns。 总线的时钟周期是总线频率的倒数，即 1200MHz=5ns。 总线宽度为 32位，故总线带宽为 4B200MHz=800MBs 或4B5ns=800MBs。)解析：(2).Cache缺失时，需要用几个读突发传送总线事务来完成一个主存块的读取?（分数：2.00）_正确答案：(正确答案：Cache 块大小是 32B，因此 Cache缺失时需要一个读突发传送总线事务读取一个主存块。)解析：(3).存储器总线完成一次读突发传送总线事务所需的时间是多少?（分数：2.00）_正确答案：(正确答案：一次读突发传送总线事务包括一次地址传

32、送和 32B数据传送：用 1个总线时钟周期传输地址；每隔 40ns8=5ns 启动一个体工作(各进行 1次存取)，第一个体读数据花费 40ns，之后数据存取与数据传输重叠；用 8个总线时钟周期传输数据。读突发传送总线事务时间：5ns+40ns+85ns=85ns。)解析：(4).若程序 BP执行过程中，共执行了 100条指令，平均每条指令需进行 12 次访存，Cache 缺失率为5，不考虑替换等开销，则 BP的 CPU执行时间是多少?（分数：2.00）_正确答案：(正确答案：BP 的 CPIJ执行时间包括 Cache命中时的指令执行时间和 Cache缺失时带来的额外开销。命中时的指令执行时间：

33、1004125ns=500ns。指令执行过程中 Cache缺失时的额外开销：12100585ns=510ns。BP 的 CPU执行时间：500ns+51ns=1010ns。)解析：某计算机存储器按字节编址，虚拟(逻辑)地址空间大小为 16MB，主存(物理)地址空间大小为 1MB，页面大小为 4KB；Cache 采用直接映射方式，共 8行；主存与 Cache之间交换的块大小为 32B。系统运行到某一时刻时，页表的部分内容和 Cache的部分内容分别如图(a)、图(1)所示，图中页框号及标记字段的内容为十六进制形式。 （分数：8.00）(1).虚拟地址共有几位，哪几位表示虚页号?物理地址共有几位，

34、哪几位表示页框号(物理页号)?（分数：2.00）_正确答案：(正确答案：存储器按字节编址，虚拟地址空间大小为 16MB=2 24 B，故虚拟地址为 24位；页面大小为 4kB=2 12 B，故高 12位为虚页号。主存地址空间大小为 1MB=2 20 B，故物理地址为 20位；由于页内地址为 12位，故高 8位为页框号。)解析：(2).使用物理地址访问 Cache时，物理地址应划分成哪几个字段?要求说明每个字段的位数及在物理地址中的位置。（分数：2.00）_正确答案：(正确答案：由于 Cache采用直接映射方式，所以物理地址各字段的划分如下。 )解析：(3).虚拟地址 001C60H所在的页面是

35、否在主存中?若在主存中，则该虚拟地址对应的物理地址是什么?访问该地址时是否 Cache命中?要求说明理由。（分数：2.00）_正确答案：(正确答案：虚拟地址 001C60H的前 12位为虚页号，即 001H，查看 001H处的页表项，其对应的有效位为 1，故虚拟地址 001C60H所在的页面在主存中。页表 001H处的页框号为 04H，与页内偏移(虚拟地址后 12位)拼接成物理地址为 04C60H。物理地址 04C60H=0000 0100 1100 0110 0000B，主存块只能映射到 Cache的第 3行(即第 011B行)，由于该行的有效位=1，标记(值为 105H)04CH(物理地址

36、高 12位)，故不命中。)解析：(4).假定为该机配置一个 4路组相联的 TLB共可存放 8个页表项，若其当前内容(十六进制)如图(c)所示，则此时虚拟地址 024BACH所在的页面是否存在主存中?要求说明理由。 （分数：2.00）_正确答案：(正确答案：由于 TLB采用 4路组相联，故 TLB被分为 84=2 个组，因此虚页号中高 11位为TLB标记、最低 1位为 TLB组号。虚拟地址 024BACH=0000 0010 0100 1011 1010 1100B，虚页号为 0000 0010 0100B，TLB 标记为 0000 0010 010B(即 012H)，TLB 组号为 0B，因此

37、，该虚拟地址所对应物理页面只可能映射到 TLB的第 0组。组 0中存在有效位=1、标记=012H 的项，因此访问 TLB命中，即虚拟地址024BACH所在的页面在主存中。)解析：解析：考查虚拟存储器、Cache、TLB。某计算机字长为 16位，主存地址空间大小为 128KB，按字编址。采用单字长指令格式，指令各字段定义如下： 转移指令采用相对寻址方式，相对偏移量用补码表示，寻址方式定义如下： （分数：6.00）(1).该指令系统最多可有多少条指令?该计算机最多有多少个通用寄存器?存储器地址寄存器(MAR)和存储器数据寄存器(MDR)至少各需要多少位?（分数：2.00）_正确答案：(正确答案：操

38、作码占 4位，则该指令系绩最多司有 2 4 =16条指令。操作数占 6位，其中寻址方式占 3位、寄存器编号占 3位，因此该机最多有 2 3 =8个通用寄存器。主存地址空间大小为 128KB，按字编址，字长为 16位，共有 128KB2B=2 16 个存储单元，因此 MAR至少为 16位；因为字长为 16位，故 MDR至少为 16位。)解析：(2).转移指令的目标地址范围是多少?（分数：2.00）_正确答案：(正确答案：寄存器字长为 16位，PC 和 Rn可表示的地址范围均为 02 16 -1，而主存地址空间为 2 16 ，故转移指令的目标地址范围为 0000HFFFFH(02 16 -1)。)解析：(3).若操作码 0010B表示加法操作(助记符为 add)，寄存器 R4和 R5的编号分别为 100B和 101B，R4 的内容为 1234H，R5 的内容为 5678H，地址 1234H中的内容为 5678H，地址 5678H中的内容为 1234H，则汇编语言为“add(R4)，(R5)+”(逗号前为源操作数，逗号后为目的操作数)对应的机器码是什么(用十六进制表示)?该指令执行后，哪些寄存器和存储单元中的内容会改变?改变后的内容是什么?（分数：2.00）_正确答案：(正确答案：汇编语句“add(R4)，(R5)+”，对应的机器码为 )解析：解析：考查指令格式和数据寻址方式。