【计算机类职业资格】系统分析师分类真题计算机组成与体系结构及答案解析.doc

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1、系统分析师分类真题计算机组成与体系结构及答案解析(总分：100.02，做题时间：90 分钟)一、B单项选择题/B(总题数：10，分数：100.00)某计算机主存按字节编址，主存与高速缓存 cache 的地址变换采用组相联映像方式(即组内全相联，组间直接映像)。高速缓存分为 2 组，每组包含 4 块，块的大小为 512B，主存容量为 1MB。构成高速缓存的地址变换表相联存储器容量为_。每次参与比较的存储单元为_个。（分数：4.00）(1). A.410bit B.810bit C.411bit D.811bit（分数：2.00）A.B.C.D.(2). A.1 B.2 C.4 D.8（分数：2.

2、00）A.B.C.D.设指令由取指、分析、执行 3 个子部件完成，并且每个子部件的时间均为t。若采用常规标量单流水线处理机(即该处理机的度为 1)，连续执行 12 条指令，共需_t。若采用度为 4 的超标量流水线处理机，连续执行上述12 条指令，只需_t。（分数：4.00）(1). A.12 B.14 C.16 D.18（分数：2.00）A.B.C.D.(2). A.3 B.5 C.7 D.9（分数：2.00）A.B.C.D.编号为 0、1、2、3、15 的 16 个处理器，用单级互联网络互联。当互联函数为 Cube3(4 维立方体单级互联函数)时，6 号处理器与_号处理器相连接。若采用互联函

3、数 Shuffle(全混洗单级互联函数)时，6 号处理器与_号处理器相连接。（分数：26.00）(1). A.15 B.14 C.13 D.12（分数：2.00）A.B.C.D.(2). A.15 B.14 C.13 D.12（分数：2.00）A.B.C.D.(3).下面关于 RISC 计算机的论述中，不正确的是_。 A.RISC 计算机的指令简单，且长度固定 B.RISC 计算机的大部分指令不访问内存 C.RISC 计算机采用优化的编译程序，有效地支持高级语言 D.RISC 计算机尽量少用通用寄存器，把芯片面积留给微程序（分数：2.00）A.B.C.D.(4).下面关于计算机 cache 的

4、论述中，正确的是_。 A.cache 是一种介于主存和辅存之间的存储器，用于主辅存之间的缓冲存储 B.若访问 cache 不命中，则用从内存中取到的字节代替 cache 中最近访问过的字节 C.cache 的命中率必须很高，一般要达到 90%以上 D.cache 中的信息必须与主存中的信息时刻保持一致（分数：2.00）A.B.C.D.(5).关于相联存储器，下面的论述中，错误的是_。 A.相联存储器按地址进行并行访问 B.相联存储器的每个存储单元都具有信息处理能力 C.相联存储器能并行进行各种比较操作 D.在知识库中应用相联存储器实现按关键字检索（分数：2.00）A.B.C.D.(6).下面关

5、于系统总线的论述中，不正确的是_。 A.系统总线在计算机各个部件之间传送信息 B.系统总线就是连接一个源部件和多个目标部件的传输线 C.系统总线必须有选择功能，以判别哪个部件可以发送信息 D.系统总线的标准分为正式标准和工业标准（分数：2.00）A.B.C.D.(7).下面关于超级流水线的论述中，正确的是_。 A.超级流水线用增加流水线级数的方法缩短机器周期 B.超级流水线是一种单指令流多操作码多数据的系统结构 C.超级流水线配置了多个功能部件和指令译码电路，采用多条流水线并行处理 D.超级流水线采用简单指令以加快执行速度（分数：2.00）A.B.C.D.(8).利用海明码(Hamming C

6、ode)纠正单位错，如果有 6 位信息位，则需要加入_位冗余位。 A.2 B.3 C.4 D.5（分数：2.00）A.B.C.D.(9).以下关于 CISC/RISC 计算机的叙述中，不正确的是_。 A.RISC 机器指令比 CISC 机器指令简单 B.RISC 机器中通用寄存器比 CISC 多 C.CISC 机器采用微码比 RISC 多 D.CISC 机器比 RISC 机器可以更好地支持高级语言（分数：2.00）A.B.C.D.(10).以下关于指令流水线的描述中，正确的是_。 A.出现数据相关时采用猜测法来加快执行 B.解决程序转移对流水线的影响需要相关专用通路的支持 C.在出现中断的情况

7、下可以让已经进入流水线的指令继续执行 D.流水线机器不能执行复杂指令（分数：2.00）A.B.C.D.(11).cache 存储器一般采用_存储器件构成。 A.DRAM B.SRAM C.ROM D.NVRAM（分数：2.00）A.B.C.D.(12).虚拟存储系统中的页表有快表和慢表之分，下面关于页表的叙述中正确的是_。 A.快表与慢表都存储在主存中，但快表比慢表容量小 B.快表采用了优化的搜索算法，因此比慢表的查找速度快 C.快表比慢表的命中率高，因此快表可以得到更多的搜索结果 D.快表采用快速存储器件组成，按照查找内容访问，因此比慢表查找速度快（分数：2.00）A.B.C.D.(13).

8、在流水线控制的计算机中，对于数据相关的处理，通常采用的方法是_。 A.暂停指令的执行，等待前面的指令输出运算结果 B.设置相关专用通路，从相关专用通路直接读出操作数 C.让已经进入流水线的指令继续执行 D.出现数据相关时采用猜测法来加快执行（分数：2.00）A.B.C.D.在计算机的浮点数表示中，主要影响数值表示范围的是_，影响计算精度的是_。（分数：14.00）(1). A.尾数的位数 B.阶码的位数 C.规格化的方法 D.尾数下溢的处理（分数：2.00）A.B.C.D.(2). A.尾数的位数 B.阶码的位数 C.规格化的方法 D.尾数下溢的处理（分数：2.00）A.B.C.D.(3).以

9、下不具有容错功能的是_。 A.RAID0 B.RAID1 C.RAID3 D.RAID5（分数：2.00）A.B.C.D.(4).下面关于 RISC 计算机的描述中，正确的是_。 A.在 RISC 计算机中减少了通用寄存器的数量 B.由于指令简单，一个机器周期可以执行多条指令 C.RISC 计算机的指令更适合流水处理 D.RISC 计算机程序只占用很小的内存（分数：2.00）A.B.C.D.(5).关于 cache 存储器，下面的叙述中正确的是_。 A.cache 存储器是内存中的一个特定区域 B.cache 存储器的存取速度介于内存和磁盘之间 C.cache 存储器中存放的内容是内存的备份

10、D.cache 存储器存放正在处理的部分指令和数据（分数：2.00）A.B.C.D.(6).为了解决 CPU 与主存速度不匹配的问题，通常采用的方法是_。 A.采用速度更快的主存 B.在 CPU 和主存之间插入少量的高速缓冲存储器 C.在 CPU 周期中插入等待周期 D.扩大主存的容量（分数：2.00）A.B.C.D.(7).大规模并行处理(MPP)计算机的特点是_。 A.这种系统最适合 SIMD 计算模式 B.这种系统可以实现多条流水线并行处理 C.这种系统编程容易，但难于管理 D.这种系统由大量通用微处理器构成（分数：2.00）A.B.C.D.计算机的存储系统采用分级存储体系的理论依据是_

11、。目前，计算机系统中常用的三级存储体系是_。（分数：4.00）(1). A.存储容量、价格与存取速度间的协调性 B.程序访问的局部性 C.主存和 CPU 之间的速度匹配 D.程序运行的定时性（分数：2.00）A.B.C.D.(2). A.寄存器、内存、外存 B.寄存器、cache、内存 C.cache、主存、辅存 D.L0、L1、L2 三级 cache（分数：2.00）A.B.C.D.紧耦合多机系统一般通过_实现多机间的通信。对称多处理器结构(SMP)属于_系统。（分数：10.00）(1). A.因特网 B.共享内存 C.进程通信 D.共享寄存器（分数：2.00）A.B.C.D.(2). A.

12、松耦合 B.紧耦合 C.混合耦合 D.最低耦合（分数：2.00）A.B.C.D.(3).在流水线控制方式下，_是全局性相关。 A.转移指令相关 B.写-读相关 C.读-写相关 D.写-写相关（分数：2.00）A.B.C.D.(4).一般来讲，在并行处理系统中，将程序的模块划分得越小，_。 A.程序模块间的数据相关性越大，线程创建和通信的开销越大 B.程序模块间的数据相关性越小，线程创建和通信的开销越大 C.程序模块间的数据相关性越小，线程创建和通信的开销越小 D.程序模块间的数据相关性越大，线程创建和通信的开销越小（分数：2.00）A.B.C.D.(5).在 cache-主存两级存储体系中，关

13、于 cache 的叙述，错误的是_。 A.cache 设计的主要目标是在成本允许的情况下达到较高的命中率，使存储系统具有最短的平均访问时间 B.cache 设计的一个重要原则是在争取获得较快的存取速度和花费较低的存储成本之间达到合理的折中 C.除了 cache 容量和块的大小，地址相联方式和替换策略也会影响 cache 的命中率 D.在速度要求较高的场合采用直接映像，在速度要求较低的场合采用组相联或全相联（分数：2.00）A.B.C.D.某计算机系统的结构如下图所示，按照弗林(Michael J. Flynn)提出的分类法，它属于_，其中，PU i(i=1，n)为处理单元，CU 为控制部件，M

14、Mj(j=1，n)为存储部件。该计算机_。（分数：8.00）(1). A.单指令流单数据流计算机 B.单指令流多数据流计算机 C.多指令流单数据流计算机 D.多指令流多数据流计算机（分数：2.00）A.B.C.D.(2). A.通过时间重叠实现并行性 B.通过资源重复实现并行性 C.通过资源共享实现并行性 D.通过精简指令系统实现并行性（分数：2.00）A.B.C.D.(3).在计算机系统中，对构成内存的半导体存储器进行自检的方法有许多种，其中对_一般采用对其内容求累加和进行自检的方法。 A.ROM B.DRAM C.SDRAM D.DDR SDRAM（分数：2.00）A.B.C.D.(4).

15、_不是复杂指令系统计算机(Complex Instruction Set Computer，CISC)的特征。 A.丰富的寻址方式 B.多种指令格式 C.指令长度可变 D.设置大量通用寄存器（分数：2.00）A.B.C.D.在计算机系统中，若一个存储单元被访问，这个存储单元有可能很快会再被访问，该特性被称为_；这个存储单元及其邻近的存储单元有可能很快会再被访问，该特性被称为_。（分数：12.00）(1). A.程序局部性 B.空间局部性 C.时间局部性 D.数据局部性（分数：2.00）A.B.C.D.(2). A.程序局部性 B.空间局部性 C.时间局部性 D.数据局部性（分数：2.00）A.

16、B.C.D.(3).若计算机采用 CRC 进行差错校验，生成多项式为 G(X)=X4+X+1，信息字为 10110，则 CRC 校验码是_。 A.0000 B.0100 C.0010 D.1111（分数：2.00）A.B.C.D.(4).以下关于在 I/O 设备与主机间交换数据的叙述中，错误的是_。 A.中断方式下，CPU 需要执行程序来实现数据传送 B.中断方式和 DMA 方式下，CPU 与 I/O 设备都可同步工作 C.中断方式和 DMA 方式相比，快速 I/O 设备更适合采用中断方式传递数据 D.若同时接到 DMA 请求和中断请求，CPU 优先响应 DMA 请求（分数：2.00）A.B.

17、C.D.(5).在 cache-主存层次结构中，主存单元到 cache 单元的地址转换由_完成。 A.硬件 B.寻址方式 C.软件和少量的辅助硬件 D.微程序（分数：2.00）A.B.C.D.(6).某 4 级流水线如图 1 所示，若每 3t 向该流水线输入一个任务，连续输入 4 个，则该流水线的加速比为_。（分数：2.00）A.B.C.D.设每条指令由取指、分析、执行 3 个子部件完成，并且每个子部件的执行时间均为 t。若采用常规标量单流水线处理机(即该处理机的度为 1)，连续执行16 条指令，则共耗时_t。若采用度为 4 的超标量流水线处理机，连续执行上述 16 条指令，则共耗时_t。（分

18、数：8.00）(1). A.16 B.18 C.32 D.48（分数：2.00）A.B.C.D.(2). A.4 B.5 C.6 D.8（分数：2.00）A.B.C.D.(3).在高级语言程序中，使用_访问保存在变量中的数据。 A.物理地址 B.逻辑地址 C.主存地址 D.辅存地址（分数：2.00）A.B.C.D.(4).以下关于程序访问局部性原理的叙述，错误的是_。 A.程序访问具有时间局部性，即最近将要用的信息很可能是正在使用的信息 B.程序访问具有空间局部性，即最近将要用的信息很可能与正在使用的信息在存储空间上是相邻的 C.程序访问局部性是构成层次结构的存储系统的主要依据 D.程序访问局

19、部性是确定存储系统的性能指标(命中率、平均访问时间、访问效率等)的主要依据（分数：2.00）A.B.C.D.某计算机系统采用 4 级流水线结构执行命令，设每条指令的执行由取指令(2t)、分析指令(1t)、取操作数(3t)、运算并保存结果(2t)组成(注：括号中是指令执行周期)。并分别用 4 个子部件完成，该流水线的最大吞吐率为_；若连续向流水线输入 5 条指令，则该流水线的加速比为_。（分数：10.02）(1).A1 B C D （分数：1.67）A.B.C.D.(2). A.1:1 B.2:1 C.8:3 D.3:8（分数：1.67）A.B.C.D.(3).CPU 访问存储器时，被访问数据倾

20、向于聚集在一个较小的连续区域中，若一个存储单元已被访问，则其邻近的存储单元有可能还要被访问，该特性被称为_。 A.指令局部性 B.数据局部性 C.时间局部性 D.空间局部性（分数：1.67）A.B.C.D.(4).计算机系统中主机与外设间的输入/输出控制方式有多种，其中占用主机 CPU 时间最多的是_方式。 A.通道 B.DMA C.中断 D.程序查询（分数：1.67）A.B.C.D.(5).RISC(精简指令系统计算机)的技术思想是当代计算机设计的基础技术之一，_不是 RISC 的特点。 A.指令长度固定，指令种类尽量少 B.增加寄存器数目，以减少访存次数 C.寻址方式丰富，指令功能尽可能强

21、 D.用硬布线电路实现指令解码，以尽快对指令译码（分数：1.67）A.B.C.D.(6).以下关于复杂指令集计算机弊端的叙述中，错误的是_。 A.指令集过分庞杂 B.每条复杂指令需要占用过多的 CPU 周期 C.CPU 中的寄存器过多，利用率低 D.强调数据控制，导致设计复杂，研制周期长（分数：1.67）A.B.C.D.系统分析师分类真题计算机组成与体系结构答案解析(总分：100.02，做题时间：90 分钟)一、B单项选择题/B(总题数：10，分数：100.00)某计算机主存按字节编址，主存与高速缓存 cache 的地址变换采用组相联映像方式(即组内全相联，组间直接映像)。高速缓存分为 2 组

22、，每组包含 4 块，块的大小为 512B，主存容量为 1MB。构成高速缓存的地址变换表相联存储器容量为_。每次参与比较的存储单元为_个。（分数：4.00）(1). A.410bit B.810bit C.411bit D.811bit（分数：2.00）A.B. C.D.解析：(2). A.1 B.2 C.4 D.8（分数：2.00）A.B.C. D.解析：解析 已知主存容量为 1MB，按字节编址，所以主存地址应为 20 位，主存可分为 1MB/512B=2048块。在组相联映像方式中，主存与 cache 都分组，主存中一个组内的块数与 cache 的分组数相同。因为高速缓存分为 2 组，所以主

23、存每组 2 块，主存可分为 2048/2=1024=210个组。因此需要 10 位组号。因为高速缓存共有 8 块，因此，其地址变换表(块表)应包含 8 个存储单元，每个存储单元的长度为主存地址组号长度，即 10 位二进制数。因为主存中的各块与 cache 的组号有固定的映像关系，但可自由映像到对应的 cache 组中的任一块，所以每次参与相联比较的是 4 个存储单元。设指令由取指、分析、执行 3 个子部件完成，并且每个子部件的时间均为t。若采用常规标量单流水线处理机(即该处理机的度为 1)，连续执行 12 条指令，共需_t。若采用度为 4 的超标量流水线处理机，连续执行上述12 条指令，只需_

24、t。（分数：4.00）(1). A.12 B.14 C.16 D.18（分数：2.00）A.B. C.D.解析：(2). A.3 B.5 C.7 D.9（分数：2.00）A.B. C.D.解析：解析 单流水线处理机的度为 1，即通常所有的线性流水线计算机。在线性流水线中，在流水线各段的执行时间均相等(设为 t)，输入到流水线中的任务是连续的。理想情况下，一条 k 段线性流水线能够在 mt 时间内完成 n 个任务(mt=1 条指令的正常时间+(n-1)流水线周期)。 具体到本题，12 条指令的处理时间为(1t+1t+1t)+(12-1)t=14t。 在度为 4 的超标量流水线处理机中，同时运行

25、4 条流水线，连续执行 12 条指令，则每条流水线执行 3 条。此时相当于求 l 条流水线执行 3 条指令的时间，所以处理时间为(1t+1t+1t)+(3-1)t=5t。编号为 0、1、2、3、15 的 16 个处理器，用单级互联网络互联。当互联函数为 Cube3(4 维立方体单级互联函数)时，6 号处理器与_号处理器相连接。若采用互联函数 Shuffle(全混洗单级互联函数)时，6 号处理器与_号处理器相连接。（分数：26.00）(1). A.15 B.14 C.13 D.12（分数：2.00）A.B. C.D.解析：(2). A.15 B.14 C.13 D.12（分数：2.00）A.B.

26、C.D. 解析：解析 并行处理机互联有多种方法，分别列举如下。(1)恒等置换。相同编号的输入端与输出端一一对应互联。其表达式如下：I(xn-1xkx1x0)=xn-1xkx1x0(2)交换置换。实现二进制地址编号中第 0 位位值不同的输入端和输出端之间的连接，其表达式如下：E(xn-1xkx1x0)=xn-1xk*(3)方体置换(Cube)。实现二进制地址编号中第 k 位位值不同的输入端和输出端之间的连接，其表达式如下：Ck(xn-1xkx1x0)=xn-1*x1x0(4)均匀洗牌置换(Shuffle)。将输入端二进制地址循环左移一位得到对应的输出端二进制地址，其表达式如下：S(xn-1xn-

27、2x1x0)=xn-2xn-3x1x0xn-1(5)蝶式置换(Butterfly)。将输入端二进制地址的最高位和最低位互换位置，得到对应的输出端二进制地址，其表达式如下：B(xn-1xn-2x1x0)=x0xn-2x1xn-1(6)位序颠倒置换。将输入端二进制地址的位序颠倒过来得到对应的输出端二进制地址，其表达式如下：P(xn-1xn-2x1x0)=x0x1xn-2xn-1在本题中，编号为 0、1、2、3、15 的 16 个处理器，用单级互联网络互联。当互联函数为 Cube3(4 维立方体单级互联函数)时，6 号(0110 号)处理器应与 14 号(1110 号)处理器相连接。若采用互联函数S

28、huffle(全混洗单级互联函数)时，6 号(0110 号)处理器应与 12 号(1100 号)处理器相连接。(3).下面关于 RISC 计算机的论述中，不正确的是_。 A.RISC 计算机的指令简单，且长度固定 B.RISC 计算机的大部分指令不访问内存 C.RISC 计算机采用优化的编译程序，有效地支持高级语言 D.RISC 计算机尽量少用通用寄存器，把芯片面积留给微程序（分数：2.00）A.B.C.D. 解析：解析 RISC 计算机指精简指令集计算机，这种计算机有下列特点： (1)指令数量少：优先选取使用频率最高的一些简单指令及常用指令，避免使用复杂指令。大多数指令都是对寄存器操作，对存

29、储器的操作仅提供了读和写两种方式。 (2)指令的寻址方式少：通常只支持寄存器寻址方式、立即数寻址方式及相对寻址方式。 (3)指令长度固定，指令格式种类少：因为 RISC 指令数量少，格式相对简单，其指令长度固定，指令之间各字段的划分比较一致，译码相对容易。 (4)只提供 LOAD/STORE 指令访问存储器：只提供了从存储器读数(LOAD)和把数据写入存储器(STORE)两条指令，其余所有的操作都在 CPU 的寄存器间进行。因此，RISC 需要大量的寄存器。 (5)以硬布线逻辑控制为主：为了提高操作的执行速度，通常采用硬布线逻辑(组合逻辑)来构建控制器。而 CISC 计算机的指令系统很复杂，难

30、以用组合逻辑电路实现控制器，通常采用微程序控制。 (6)单周期指令执行：因为简化了指令系统，很容易利用流水线技术使得大部分指令都能在一个机器周期内完成。因此，RISC 通常采用流水线组织。少数指令可能会需要多个周期执行，例如 LOAD/STORE 指令因为需要访问存储器，其执行时间就会长一些。 (7)优化的编译器：RISC 的精简指令集使编译工作简单化。因为指令长度固定、格式少、寻址方式少，编译时不必在具有相似功能的许多指令中进行选择，也不必为寻址方式的选择而费心，同时易于实现优化，从而可以生成高效率执行的机器代码。 RISC 计算机的指令简单，且长度固定，没有必要采用微程序设计。RISC 计

31、算机仅用LOAD/STORE 指令访问内存，会使用大量的寄存器，采用优化的编译程序，能有效地支持高级语言。(4).下面关于计算机 cache 的论述中，正确的是_。 A.cache 是一种介于主存和辅存之间的存储器，用于主辅存之间的缓冲存储 B.若访问 cache 不命中，则用从内存中取到的字节代替 cache 中最近访问过的字节 C.cache 的命中率必须很高，一般要达到 90%以上 D.cache 中的信息必须与主存中的信息时刻保持一致（分数：2.00）A.B.C. D.解析：解析 使用 cache 改善系统性能的依据是程序的局部性原理。依据局部性原理，把主存储器中访问概率高的内容存放在

32、 cache 中。当 CPU 需要读取数据时，首先在 cache 中查找是否有所需内容，如果有，则直接从 cache 中读取；若没有，再从主存中读取该数据，然后同时送往 CPU 和 cache。如果 CPU 需要访问的内容大多能在 cache 中找到(称为访问命中)，则可以大大提高系统性能。 系统的平均存储周期与命中率有很密切的关系，命中率的提高即使很小也能带来性能上的较大改善。 在 CPU 发出访存请求后，存储器地址先被送到 cache 控制器以确定所需数据是否已在 cache 中，若命中则直接对 cache 进行访问。这个过程称为 cache 的地址映射。常见的映射方法有直接映射、相联映射

33、和组相联映射。 在 cache 存储器产生了一次访问未命中之后，相应的数据应同时读入 CPU 和 cache。但是在 cache 已存满数据后，新数据必须淘汰 cache 中的某些旧数据。最常用的淘汰算法有随机淘汰法、先进先出法(FIFO)和近期最少使用淘汰法(LRU)。 因为需要保证缓存在 cache 中的数据与主存中的内容一致，所以相对读操作而言，cache 的写操作比较复杂，常用的有以下几种方法： (1)写直达(write through)。当要写 cache 时，数据同时写回主存储器，有时也称为写通。 (2)写回(write back)。CPU 修改 cache 的某一行后，相应的数据

34、并不立即写入主存储器单元，而是在该行被从 cache 中淘汰时，才把数据写回到主存储器中。 (3)标记法。对cache 中的每一个数据设置一个有效位。当数据进入 cache 后，有效位置 1；而当 CPU 要对该数据进行修改时，只需将其写入主存储器并同时将该有效位清 0。当要从 cache 中读取数据时需要测试其有效位：若为 1 则直接从 cache 中取数，否则从主存中取数。(5).关于相联存储器，下面的论述中，错误的是_。 A.相联存储器按地址进行并行访问 B.相联存储器的每个存储单元都具有信息处理能力 C.相联存储器能并行进行各种比较操作 D.在知识库中应用相联存储器实现按关键字检索（分

35、数：2.00）A. B.C.D.解析：解析 相联存储器(CAM)是一种特殊的存储器，是一种基于数据内容进行访问的存储设备，特点是每个存储单元都必须有一个处理单元。当对其写入数据时，CAM 能够自动选择一个未用的空单元进行存储；当要读出数据时，不是给出其存储单元的地址，而是直接给出该数据或该数据的一部分内容，CAM 对所有的存储单元中的数据同时进行比较，并标记符合条件的所有数据以供读取。由于比较是同时、并行进行的，所以这种基于数据内容进行读/写的机制，其速度比基于地址进行读/写的方式要快许多。 在计算机系统中，相联存储器主要用于虚拟存储器和 cache。在虚拟存储器中存放分段表、页表和快表，在高

36、速缓冲存储器中存放 cache 的行地址。另外，相联存储器还经常用于数据库与知识库中按关键字进行检索。(6).下面关于系统总线的论述中，不正确的是_。 A.系统总线在计算机各个部件之间传送信息 B.系统总线就是连接一个源部件和多个目标部件的传输线 C.系统总线必须有选择功能，以判别哪个部件可以发送信息 D.系统总线的标准分为正式标准和工业标准（分数：2.00）A.B. C.D.解析：解析 总线就是一组进行互联和传输信息(指令、数据和地址)的信号线，它好比连接计算机系统各个部件之间的桥梁。另外，广义上通常也把 AGP 接口、USB 接口等称为 AGP 总线、USB 总线。可以说，总线在计算机中无

37、处不在。 按总线相对于 CPU 或其他芯片的位置，可分为内部总线(Internal Bus)和外部总线(External Bus)两种。在 CPU 内部，寄存器之间和算术逻辑部件 ALU 与控制部件之间传输数据所用的总线称为内部总线；而外部总线是指 CPU 与内存 RAM、ROM 和输入/输出设备接口之间进行通信的通路。由于 CPU 通过总线实现程序取指令、内存/外设的数据交换，在 CPU 与外设一定的情况下，总线速度是制约计算机整体性能的最大因素。 按总线功能来划分，可分为地址总线、数据总线、控制总线 3 类。我们通常所说的总线都包括上述 3 个组成部分，地址总线用来传送地址信息，数据总线用

38、来传送数据信息，控制总线用来传送各种控制信号。例如，ISA 总线共有 98 条线。其中，数据线 16 条，地址线 24 条，其余为控制信号线、接地线和电源线。 按总线在微机系统中的位置可分为机内总线和机外总线(Peripheral Bus)两种。我们上面所说的总线都是机内总线，而机外总线顾名思义是指与外部设备接口相连的，实际上是一种外设的接口标准。如目前计算机上流行的接口标准 IDE、SCSI、USB 和 IEEE 1394 等，前两种主要是与硬盘、光驱等 IDE 设备接口相连，后面两种新型外部总线可以用来连接多种外部设备。 计算机的总线按其功用来划分主要有局部总线、系统总线、通信总线 3 种

39、类型。其中，局部总线是在传统的 ISA 总线和 CPU 总线之间增加的一级总线或管理层，它的出现是由于计算机软硬件功能的不断发展，系统原有的ISA/EISA 等已远远不能适应系统高传输能力的要求，而成为整个系统的主要瓶颈。局部总线主要可分为3 种，分别是专用局部总线、VL 总线(VESA Local Bus)和 PCI(Peripheral Component Interconnect)总线。前两种已被淘汰，采用 PCI 总线后，数据宽度升级到 64 位，总线工作频率为 33/66MHz，数据传输率(带宽)可达 266MB/s。而系统总线是计算机系统内部各部件(插板)之间进行连接和传输信息的一

40、组信号线，例如，ISA、EISA、MCA、VESA、PCI、AGP 等。通信总线是系统之间或微机系统与设备之间进行通信的一组信号线。 总线标准是指计算机部件各生产厂家都需要遵守的系统总线要求，从而使不同厂家生产的部件能够互换。总线标准主要规定总线的机械结构规范、功能结构规范和电气规范。总线标准可以分为正式标准和工业标准。其中，正式标准是由 IEEE 等国际组织正式确定和承认的标准，工业标准是首先由某一厂家提出，得到其他厂家广泛使用的标准。(7).下面关于超级流水线的论述中，正确的是_。 A.超级流水线用增加流水线级数的方法缩短机器周期 B.超级流水线是一种单指令流多操作码多数据的系统结构 C.

41、超级流水线配置了多个功能部件和指令译码电路，采用多条流水线并行处理 D.超级流水线采用简单指令以加快执行速度（分数：2.00）A. B.C.D.解析：解析 采用流水线技术的 CPU 使用指令重叠的办法，即在一条指令还没有处理完时，就开始处理下一条指令。典型的流水线将每一条机器指令分成 5 步，即取指、译码、取操作数(或译码 2)、执行、回写。在理想条件下，平均每个时钟周期可以完成一条指令。而所谓“超级流水线处理”是将机器指令划分为更多级的操作，以减轻每一级的复杂程度，增加流水线级数来提高频率。在流水线的每一步中，如果需要执行的逻辑操作少一些，则每一步就可以在较短的时间内完成。 对于超级流水线结

42、构，其中指令部件可以只有一套，也可以有多套独立的执行部件。虽然每个机器周期只能流出一条指令，但它的周期比其他机器短。(8).利用海明码(Hamming Code)纠正单位错，如果有 6 位信息位，则需要加入_位冗余位。 A.2 B.3 C.4 D.5（分数：2.00）A.B.C. D.解析：解析 按照海明的理论，纠错码的编码就是把所有合法的码字尽量安排在 n 维超立方体的顶点上，使得任一对码字之间的距离尽可能大。如果任意两个码字之间的海明距离是 d，则所有少于等于 d-1 位的错误都可以检查出来，所有少于 d/2 位的错误都可以纠正。一个自然的推论是，对某种长度的错误串，要纠正错误就要用比仅仅

43、检测它多一倍的冗余位。如果对于 m 位的数据，增加 k 位冗余位，n=m+k 位的纠错码，则有：m+k+12 k对于给定的数据位 m，上式给出了 k 的下界，即要纠正单个错误，k 必须取最小值。在本题中，m=6，6+k+12 k，可取 k=4，得到 6+4+1=112 4=16。(9).以下关于 CISC/RISC 计算机的叙述中，不正确的是_。 A.RISC 机器指令比 CISC 机器指令简单 B.RISC 机器中通用寄存器比 CISC 多 C.CISC 机器采用微码比 RISC 多 D.CISC 机器比 RISC 机器可以更好地支持高级语言（分数：2.00）A.B.C.D. 解析：(10)

44、.以下关于指令流水线的描述中，正确的是_。 A.出现数据相关时采用猜测法来加快执行 B.解决程序转移对流水线的影响需要相关专用通路的支持 C.在出现中断的情况下可以让已经进入流水线的指令继续执行 D.流水线机器不能执行复杂指令（分数：2.00）A.B.C. D.解析：解析 流水线计算机中通常采用相关专用通路的方法解决数据相关问题，例如第 n+1 条指令的操作数地址为第 n 条指令的运算结果，这时第 n+1 条指令的操作数通过专用通路直接从数据处理部件取得，而不必等待第 n 条指令存入。 流水线计算机出现程序转移时采用猜测法处理，即先选定一条转移分支继续执行，使得流水线不会中断，等到条件码生成后

45、，如果猜错了，则要返回分支重新执行，这里要保证不能破坏分支点的现场，避免产生错误的结果。 流水线出现 I/O 中断时可以让已经进入流水线的指令继续执行，直到执行完成，这种方法叫做不精确断点法。所谓精确断点法是指出现中断时立即停止所有指令的执行，转入中断处理。 在 CISC 计算机和 RISC 计算机中都可以使用流水线来加快指令处理。(11).cache 存储器一般采用_存储器件构成。 A.DRAM B.SRAM C.ROM D.NVRAM（分数：2.00）A.B. C.D.解析：解析 cache 存储器一般采用静态随机访问存储器(SRAM)技术，这种存储器的速度比动态 RAM 快，能够跟得上

46、CPU 的要求，弥合 CPU 和主存之间的速度差距。(12).虚拟存储系统中的页表有快表和慢表之分，下面关于页表的叙述中正确的是_。 A.快表与慢表都存储在主存中，但快表比慢表容量小 B.快表采用了优化的搜索算法，因此比慢表的查找速度快 C.快表比慢表的命中率高，因此快表可以得到更多的搜索结果 D.快表采用快速存储器件组成，按照查找内容访问，因此比慢表查找速度快（分数：2.00）A.B.C.D. 解析：解析 虚拟存储系统中的快表采用快速存储器构成，按内容访问，因此比慢表查找速度快。(13).在流水线控制的计算机中，对于数据相关的处理，通常采用的方法是_。 A.暂停指令的执行，等待前面的指令输出运算结果 B.设置相关专用通路，从相关专用通路直接读出操作数 C.让已经进入流水线的指令继续执行 D.出现数据相关时采用猜测法来加快执行（分数：2.00）A.B. C.D.解析：解析 在流水线控制的计算机中，数据相关是指共享资源访问的冲突，也就是后一条指令需要使用的数据与前一条指令发生的冲突，这会使得流水线失败。例如：前一条指令是写，后一条指令是读，当前一条指令保存结果没有完成时，后一条指令的读操作就已经开始，这样后一条指令读到的就是未改写