[考研类试卷]中央处理器模拟试卷5及答案与解析.doc

《[考研类试卷]中央处理器模拟试卷5及答案与解析.doc》由会员分享，可在线阅读，更多相关《[考研类试卷]中央处理器模拟试卷5及答案与解析.doc（22页珍藏版）》请在麦多课文档分享上搜索。

1、中央处理器模拟试卷 5 及答案与解析一、单项选择题1 多时钟周期 CPU 设计是指( )。（A）一条指令有一个时钟周期，因而多条指令有多个时钟周期（B）一条指令需多个时钟周期才能执行完（C） CPU 中需要多个加法器才能执行完一条指令（D）多条指令占用一个时钟周期2 在 CPU 的状态寄存器中，若符号标志是“0”，表示运算结果是( )。（A）正（B）负（C）零（D）不一定3 一个单周期处理器，各主要功能单元的操作时间为：指令存储器和数据存储器为03ns；ALU 为 02ns；寄存器文件为 01ns，则该 CPU 的时钟周期最少应该是( )。（A）04ns（B） 03ns（C） 02ns（D）1

2、ns4 在采用微程序控制器的计算机中，一条机器指令是由( )来执行的。（A）一条微指令（B）一条机器指令（C）一段微程序（D）一条微指令和机器指令5 CPU 的设计中，不需要( )。（A）指令寄存器（B）指令译码器（C）数据寄存器（D）地址寄存器6 将微程序存储在 RAM 中的控制器是( )控制器。（A）动态微程序（B）静态微程序（C）毫微程序（D）水平微程序7 相对于微程序控制器，硬布线控制器的特点是( )。（A）指令执行速度慢，指令功能的修改和扩展容易（B）指令执行速度慢，指令功能的修改和扩展难（C）指令执行速度快，指令功能的修改和扩展容易（D）指令执行速度快，指令功能的修改和扩展难8 微

3、程序在计算机中存放的位置是( )。（A）主存储器（B）控制存储器（C）通用寄存器（D）指令寄存器9 指令流水线的说法正确的是( )。（A）指令流水线会把一条指令分解成几条等长的子任务（B）指令流水线中的子任务由统一的功能部件来执行（C）指令流水线中的子任务由专门的功能部件来执行（D）指令流水线中是通过专门的功能部件来缩短执行时间10 流水线中不同功能段的执行时间( )。（A）相等（B）不相等（C）恒为 0（D）与指令周期一致11 流水线中的排空时间是指( )。（A）第一个任务进入流水线到输出流水线的时间（B）任意一个任务进入流水线到输出流水线的时间（C）最后一个任务进入流水线到输出流水线的时间

4、（D）以上说法均不正确12 流水线的主要特点说法不正确的是( )。（A）在流水线中处理的必须是连续任务（B）流水线每一个功能部件后面都要有一个缓冲寄存器，或者锁存器（C）采用流水线的工作的处理机中，要在软件和硬件设计等多方面尽量为流水线提供非连续的任务（D）锁存器的作用是保存本流水段的执行结果，提供给下一个阶段使用13 静态流水线和动态流水线的区别是( )。（A）静态流水线的各段按照同一个功能的连接方式工作（B）当动态流水线的某些段正在实现某种运算时，而另外一些段却在进行另一种运算（C）动态流水线对提高流水线的效率非常有好处（D）以上都是14 线性流水线和非线性流水线的说法中，错误的是( )。

5、（A）线性流水不存在反馈回路（B）非线性流水不存在反馈回路（C）非线性的流水线非常适合进行线性递归运算（D）非线性的流水线中时间长的功能段将成为整个流水线的瓶颈15 下列关于动态流水线说法正确的是( )。（A）动态流水线是指运算操作的并行流水（B）动态流水线是指在同一时间范围内，当某些段正在实现某种运算时，而另外一些段却在进行另一种运算。（C）动态流水线是指指令步骤的并行流水（D）动态流水线是指程序步骤的并行流水16 关于结构相关的说法正确的是( )。（A）资源相关（B）数据冲突（C）控制冲突（D）以上都不对17 解决结构相关的方法中，说法正确的是( )。（A）把遇到数据相关的指令及其后续指令

6、停止一个周期或几个周期，直到数据冲突消失后恢复执行。（B）当前一条指令访存时，后一条指令可以暂时停止一个周期（C）尽早判别是否发生转移，尽早生成转移地址。（D）预取转移成功和不成功两个控制流方向上的目标指令18 在 CPU 中设置相关的专用通路，即不等前一个指令把计算结果写回寄存器组中，下一条指令也不从寄存器组中读取数据，而是直接把前一条指令的 ALU 计算机果作为自己的输入数据开始计算的过程，使得本来需要暂停的操作可以继续执行，这种技术叫做( ) 。（A）数据关联（B）数据连续（C）数据旁路（D）数据持久19 数据旁路技术中，下一条指令的操作数据从( )获取（A）通用寄存器（B）指令寄存器（

7、C）前一条指令的 ALU 计算结果（D）程序状态字寄存器20 控制相关是指( ) 。（A）多条指令在同一时刻争用同一资源而形成的冲突（B）当流水线遇到指令转移和其他改变 PC 值的指令而造成断流时引起的相关（C）在同一个程序中，存在必须等前一条指令执行结束后，才能进行下一条指令的执行（D）在同一个程序中，指令对控制总线占用引起的冲突21 在不增加硬件成本的前提下，选用指令流水线技术必须解决的关键问题是( )。（A）如何增加指令流水线的吞吐量（B）如何尽可能地提高指令流水线的运行效率（C）如何解决指令流水线中的数据相关（D）如何解决指令流水线中的资源相关22 衡量流水线性能的主要指标包括( )。

8、（A）吞吐率（B）加速比（C）效率（D）全部正确23 下面关于流水线吞吐率说法正确的是( )。（A）吞吐率是指在单位时间内流水线执行运算的次数（B）吞吐率是指在单位时间内流水线完成的任务数量（C）吞吐率是指在单位时间内流水线处理冲突的次数（D）吞吐率是指在单位时间内流水线并发的处理量24 流水线吞吐率计算公式的说法正确的是( )。（A）计算吞吐率的主要公式 TP=nT n；n 为完成的任务数，T n 为完成 n 个任务所耗费的时间（B）计算吞吐率的主要公式 TP=nT k；n 为完成的任务数， Tk 为单个任务在后段流水所耗费的时间（C）计算吞吐率的主要公式 TP=kT n；k 为流水线的段数

9、， Tn 为完成 n 个任务所耗费的时间（D）计算吞吐率的主要公式 TP=kT k；k 为流水线的段数，T k 为单个任务在 k段流水所耗费的时间25 流水线上各段时间相同，如果输入的流水线中的任务是连续的理想情况下，一条 k 段线性流水线，完成 n 个任务的时间为( )。假设 T 为时钟周期，那么流水线的吞吐率为( ) 。（A）(k+n 一 1)T，TP=n(K+n)T（B） (k+n)T，TP=n (k+n)T（C） (k+n 一 1)T，TP=n(k+n 一 1)T（D）(k+n)T，TP=n (k+n)T26 流水线上各段时间相同，如果输入的流水线中的任务是连续的理想情况下，一条 k

10、段线性流水线完成 k 个任务，假设 T 为时钟周期， T 为完成 n 个任务使用的时间，T k 为单个任务在 k 段流水线上完成的时间。当输入的任务 n 趋向无穷多时，最大的吞吐率为( ) 。（A）TP max=1T n（B） TPmax=1T n（C） TPmax=1T n（D）以上答案均不正确27 设 T0 为任务顺序完成时间，T k 为 k 段流水完成任务所用的时间，那么加速比为( )。（A）S=T 0T（B） S=TnT 0（C） S=T0T n（D）S=T nT 028 流水线上各段时间相同，如果输入的流水线中的任务是连续的理想情况下，一条 k 段线性流水线完成 n 个任务，流水线的

11、加速比为( )，假设 T 为时钟周期。（A）S=k (k+n 一 1)（B） S=knT(k+n1)（C） S=kn(k+n1)T（D）S=kn (k+n 一 1)29 流水线上各段时间相同，如果输入的流水线中的任务是连续的理想情况下，一条 k 段线性流水线完成 n 个任务，当 n 趋向无穷时，流水线的最大加速比为( )，假设 T 为时钟周期。（A）T（B） k（C） n（D）kT30 关于流水线效率的说法不正确的是( )。（A）流水线的效率就是流水线的设备利用率（B）流水线的效率定义为完成 n 个任务占用的时空区的有效面积与 n 个任务所用时间和 k 个流水段所围成的时空区面积之比（C）当输

12、入的任务 n 趋向无穷多时，最大的加速比为 Smax=1（D）在 k 段流水 n 个任务的情况下，流水线的效率 S=kn(k+n 一 1)31 下列关于超标量技术说法不正确的是( )。（A）在一个时钟周期内一条流水线可以执行一条以上的指令（B）一条指令可以分为多条指令段由不同的电路单元完成（C）超标量通过内置多条流水线来同时执行多个处理器，实质上是以空间换时间（D）超标量流水线是指运算操作并行32 下面关于多核处理器的说法正确的是( )。（A）多核处理器一般是指多芯片多处理器（B）多核的核心通常包括指令部件、算术逻辑部件和单级缓存的处理单元（C）多核处理器一般是指单芯片多处理器（D）对外呈现一

13、个统一工作的单核处理器33 多核处理器面对的挑战不包括( )。（A）多核通信机制（B）多核进程之间的通信机制（C）维持 Cache-致性（D）对软件设计的挑战34 多核处理器的核心部件包括( )。（A）指令部件（B）算术逻辑部件（C）寄存器堆和多级缓存的处理单元（D）以上均是二、简答题35 指令和数据都用二进制代码存放在主存中，CPU 如何区分读出的代码是指令还是数据?36 与单时钟用 CPU 设计相比，指明多时钟周期 CPU 设计的主要特点。三、计算题36 下图是一个简化的 CPU 与主存连接结构示意图(图中省略了所有多路选择器)。其中有一个累加寄存器 AC、一个状态寄存器和其他四个寄存器：

14、主存地址寄存器MAR、主存数据寄存器 MDR、程序计数器 PC 和指令寄存器 IR，各部件及其之间的连线表示数据通路，箭头表示信息传送方向。 要求：37 请写出图中 a、b、c 、 d 四个寄存器的名称。38 简述图中指令从主存取到控制器的过程。39 说明数据从主存取出、运算、写回主存所经过的数据通路(假定数据地址已在MAR 中)。40 下图所示的处理机逻辑框图中，有两条独立的总线和两个独立的存储器。已知指令存储器 IM 最大容量为 16384 字(字长 18 位)，数据存储器 DM 最大容量是65536 字(字长 16 位) 。各寄存器均有“ 打入”(R in)和“送出”(R out)控制命

15、令，但图中未标出。 设处理机格式为： 加法指令可写为“ADD X(R 1)”。其功能是(AC 0)+(Ri)+X)AC 1，其中(R i)+X)部分通过寻址方式指向数据存储器，现取 Ri 为 Ri。试画出 ADD 指令从取指令开始到执行结束的操作序列图，写明基本操作步骤和相应的微操作控制信号。中央处理器模拟试卷 5 答案与解析一、单项选择题1 【正确答案】 B【试题解析】 多时钟周期 CPU 设计是指一条指令需多个时钟周期才能执行完。【知识模块】 中央处理器2 【正确答案】 A【试题解析】 状态标志寄存器用来存放程序状态字(PSW)。程序状态字的各位表征程序和机器运行的状态，是参与控制程序执行

16、的重要依据之一。它主要包括两部分内容：一是状态标志，如进位标志(C)、结果为零标志 (Z)等，大多数指令的执行将会影响到这些标志位；二二是控制标志，如中断标志、陷阱标志等。符号标志位SF=0，表示为正数，符号标志位 SF=1，表示为负数。【知识模块】 中央处理器3 【正确答案】 D【试题解析】 单周期处理器时钟周期取为“Load”指令的执行时间(最长)，它等于读指令存储器(取指) 的时间、读寄存器堆(取形式地址)的时间、ALU(计算有效地址)的时间、读数据存储器(取操作数)的时间与写寄存器堆(将操作数写入目的寄存器)的时间之和，为 1ns。【知识模块】 中央处理器4 【正确答案】 C【试题解析

17、】 一条机器指令可以分解为许多基本的微命令序列。【知识模块】 中央处理器5 【正确答案】 D【试题解析】 中央处理器主要由控制器和运算器两部分构成。控制器由程序计数器 PC、指令寄存器 IR、指令译码器、时序产生器、操作控制器组成；运算器由算术逻辑单元 ALU、累加寄存器 AC、数据缓冲寄存器 DR、状态条件寄存器 PSW组成。【知识模块】 中央处理器6 【正确答案】 A【试题解析】 (1)动态微程序设计：在一台微程序控制的计算机中，假如能根据用户的要求改变微程序，那么这台机器就具有动态微程序设计功能。动态微程序设计需要可写控制存储器的支持，否则难以改变微程序的内容。当采用 EPROM 作为控

18、制存储器时，还可以通过改变微指令和微程序来改变机器的指令系统，这种微程序设计技术称为动态微程序设计。(2)毫微程序：在普通的微程序计算机中，从主存取出的每条指令是由放在控制存储器中的微程序来解释执行，通过控制线对硬件进行直接控制。如果微程序并不直接控制硬件，而是通过存放在第 2 级控制存储器中的毫微程序来解释的，这个第 2级控制存储器称为毫微存储器，直接控制硬件的是毫微指令。(3)静态微程序：对应于一台计算机的机器指令只有一组微程序，而且这一组微程序设计好之后，一般无须改变而且也不好改变，这种微程序设计技术称为静态微程序设计。(4)水平微程序：在规模大、性能高的系统中，要求微指令有较大的宽度，

19、包含较多的微码域，使较多的微操作能并行执行。这种微指令通常称为水平型微指令。控制存储器是快速部件，成本较高，即使是使用水平型微指令。【知识模块】 中央处理器7 【正确答案】 D【试题解析】 硬布线控制器采用硬连线逻辑，除非在物理上进行重新布线，否则指令功能无法修改和扩展；微程序控制器采用存储逻辑，当需要对指令功能进行修改和扩展时，只要重新设计微代码的码点，并将其注入控制存储器中即可；但是由于采用存储逻辑，相比硬布线控制器多了从控制存储器中读出码点的过程，故其执行速度较慢。综合上述分析，可知 D 正确。【知识模块】 中央处理器8 【正确答案】 B【试题解析】 微程序存放在只读的控制存储器中。微程

20、序是由微指令组成的，用于描述机器指令，微程序实际上是机器指令的实时解释器，是由计算机的设计者事先编制好并存放在控制存储器中，一般不提供给用户。对微程序控制的计算机涉及两个层次：一个是机器语言或汇编语言程序员所看到的传统机器层，包括：机器指令、工作程序和主存储器；另一个是机器设计者看到的微程序层，包括：微指令、微程序和控制存储器。【知识模块】 中央处理器9 【正确答案】 C【试题解析】 指令流水线把一个任务分解成几个有联系的子任务，每个子任务由一个专门的功能部件来执行，并依靠多个功能部件的并行来缩短程序的执行时间。【知识模块】 中央处理器10 【正确答案】 A【试题解析】 流水线的时间段要尽量相

21、等，否则会引起阻塞或断流。【知识模块】 中央处理器11 【正确答案】 C【试题解析】 流水线需要有装入时间和排空时间，装入时间是指第一个任务进入流水线到输出流水线的时间。排空时间是指最后一个任务进入流水线到输出流水线的时间。【知识模块】 中央处理器12 【正确答案】 C【试题解析】 应该是尽量为流水线提供连续的任务。【知识模块】 中央处理器13 【正确答案】 D【试题解析】 静态流水线是指在同一时间范围内，流水线的各段只能按照同一个功能的连接方式工作。动态流水线是指在同一时间范围内，当某些段正在实现某种运算时，另外一些段却在进行另一种运算。动态流水线对提高流水线的效率非常有好处，但会使流水线变

22、得非常复杂。静态流水线和动态流水线的不同之处在于静态流水的上下段连接方式固定，而动态流水线的上下连接方式可变。【知识模块】 中央处理器14 【正确答案】 B【试题解析】 线性流水是指从输入到输出每个功能段只允许经过一次，不存在反馈回路。非线性流水是指从输入到输出过程中，某些功能段能够数次经过流水线，即流水线存在反馈回路。这种非线性的流水线非常适合进行线性递归运算。流水线的每个子过程由专用的功能实现，各功能段所需要的时间应该尽量相等。否则，时间长的功能段将成为整个流水线的瓶颈。【知识模块】 中央处理器15 【正确答案】 A【试题解析】 A 符合动态流水线的定义。静态流水线和动态流水线的不同之处在

23、于静态流水线的上下段连接方式固定，而动态流水线的上下段连接方式可变。【知识模块】 中央处理器16 【正确答案】 A【试题解析】 结构相关也称作资源相关。多条指令在同一时刻争用同一资源而形成的冲突。【知识模块】 中央处理器17 【正确答案】 B【试题解析】 A 是解决数据相关的方法。C，D 是解决控制相关的主要方法。结构相关的解决方法：第一，当前一条指令访存时，后一条指令可以暂时停止一个周期；第二，单独设置数据存储器和指令存储器，使得两项操作各自在不同的存储器中进行，但是这是资源的重复性配置。【知识模块】 中央处理器18 【正确答案】 C【试题解析】 设置相关的专用通路，即不等前一个指令把计算结

24、果写回寄存器组中，下一条指令也不从寄存器组中读取数据，而是直接把前一条指令的 ALU 计算结果作为自己的输入数据开始计算的过程，使得本来需要暂停的操作可以继续执行，这种技术称作数据旁路技术。【知识模块】 中央处理器19 【正确答案】 C【试题解析】 下一条指令也不从寄存器组中读取数据，而是直接把前一条指令的ALu 计算结果作为自己的输入数据开始计算的过程。【知识模块】 中央处理器20 【正确答案】 B【试题解析】 当流水线遇到指令转移和其他改变 PC 值的指令而造成断流时，会引起控制相关。【知识模块】 中央处理器21 【正确答案】 B【试题解析】 在不增加硬件成本的前提下，如何尽可能地提高指令

25、流水线的运行效率是选用指令流水线技术必须解决的关键问题。【知识模块】 中央处理器22 【正确答案】 D【试题解析】 衡量流水线性能的主要指标包括：吞吐率、加速比、效率 3 个指标。【知识模块】 中央处理器23 【正确答案】 B【试题解析】 在指令流水线中，吞吐率是指在单位时间内流水线完成的任务数量，或是输出结果的数量。【知识模块】 中央处理器24 【正确答案】 A【试题解析】 计算吞吐率的主要公式：TP=n T n。公式说明：n 为完成的任务数；Tn 为完成 n 个任务所耗费的时间。【知识模块】 中央处理器25 【正确答案】 C【试题解析】 有一种情况，流水线上各段时间相同，如果输入的流水线中

26、的任务是在连续的理想情况下，一条 k 段线性流水线，完成 n 个任务的时间：(k+n 一 1)T。假设 T 为时钟周期，那么流水线的吞吐率为 TP=nT n=(k+n1)T。【知识模块】 中央处理器26 【正确答案】 B【试题解析】 当输入的任务 n 趋向无穷大时，最大的吞吐率为 TPmax=1T。【知识模块】 中央处理器27 【正确答案】 A【试题解析】 设 T0 为任务顺序完成时间，T k 为 k 段流水完成任务所用的时间，那么加速比的计算公式为 S=T0T k。【知识模块】 中央处理器28 【正确答案】 D【试题解析】 有一种情况，流水线上各段时间相同，如果输入的流水线中的任务是连续的理

27、想情况下，一条 k 段线性流水线，完成 n 个任务的时间：T k=(k+n 一1)T，假设 T 为时钟周期。顺序完成这些任务的时间为 T0=knT。那么流水线的加速比为 S=T0T k=knT(k+n 一 1)T=kn(k+n 一 1)。【知识模块】 中央处理器29 【正确答案】 B【试题解析】 当输入的任务 n 趋向无穷多时，最大的加速比为 Smax=k。【知识模块】 中央处理器30 【正确答案】 D【试题解析】 流水线的设备利用率就是流水线的效率。在时空图上，流水线的效率定义为完成 n 个任务占用的时空区的有效面积与 n 个任务所用时间和 k 个流水段所围成的时空区面积之比。n 个任务占用

28、的时空区的有效面积= 顺序执行 n 个任务所用的时间 T0=knT。n 个任务所用时间和 k 个流水段所围成的时空区面积=kTk=k(k+n 一 1)T。流水线的效率 S=knTk(K+n1)T=knk(K+n 一 1)。当输入的任务 n 趋向无穷多时，最大的加速比为 Smax=1。【知识模块】 中央处理器31 【正确答案】 D【试题解析】 超标量技术是指一个时钟周期内，一条流水线可以执行多条指令，A 说法正确。一条指令可以分为多条指令段由不同的电路单元完成， B 的说法也正确。超标量通过内置多条流水线来同时执行多个处理器，实质上是以空间换时间，C 的说法也正确。【知识模块】 中央处理器32

29、【正确答案】 C【试题解析】 多核处理器一般是指单芯片多处理器，即在一个芯片内集成两个或多个完整且并行工作的处理器核心构成的处理器。核心通常包括指令部件、算术逻辑部件、寄存器堆和多级缓存的处理单元。这些核心通过某种方式互联后，能够互相交换数据，对外呈现为一个统一工作的多核处理器。【知识模块】 中央处理器33 【正确答案】 B【试题解析】 第一，维持 Cache-致性。多个内核通过共享 Cache 来实现信息交换和同步。那么 Cache-致性就是必须解决的问题。目前的 CMP 系统大多数采用基于总线的侦听技术实现 Cache-致性。第二，多核通信机制。在多核之间实现数据的共享和同步，硬件必须支持

30、高效的核间通信。目前比较主流的片上高效通信机制有两种：一种是基于总线共享 Cache 的机制；另外一种是基于片上的互联结构。第三，对软件设计的挑战。【知识模块】 中央处理器34 【正确答案】 D【试题解析】 核心通常包括指令部件、算术逻辑部件、寄存器堆和多级缓存的处理单元。【知识模块】 中央处理器二、简答题35 【正确答案】 取指周期中从内存读出的信息流是指令流，它流向控制器；而在执行器周期中从内存读出的信息流是数据流，它由内存流向运算器。【知识模块】 中央处理器36 【正确答案】 多时钟周期 CPU 设计的主要特点有：(1)每条指令由不同数目的时钟周期完成，可以减少指令的平均执行时间。(2)

31、允许共享功能部件，降低硬件成本，但需要设置多个状态部件。(3)控制更加复杂。【知识模块】 中央处理器三、计算题【知识模块】 中央处理器37 【正确答案】 b 单向连接微控制器，由微控制器的作用不难得知 b 是指令寄存器(IR)；a 和 c 直接连接主存，只可能是 MDR 和 MAR。c 到主存是单向连接。a 和主存双向连接，根据指令执行的特点，MAR 只单向给主存传送地址。而 MDR 既存放从主存中取出的数据又要存放将要写入主存的数据，因此 c 为主存地址寄存器(MAR)，a 为主存数据寄存器(MDR)。d 具有自动加 1 的功能，且单向连接 MAR，不难得出为程序计数器(PC)。 因此，a

32、为 MDR、b 为 IR、c 为 MAR、d 为 PC。【知识模块】 中央处理器38 【正确答案】 先从程序计数器(PC)中取出指令地址，将指令地址送入主存地址寄存器(MAR)，在相关的控制下从主存中取出指令送至主存数据寄存器(MDR)，然后将 MDR 中的指令送至指令寄存器(IR)，最后流向微控制器，供微控制器分析并执行指令。 因此，取指令的数据通路为：PCMAR，M(MAR)MDR)IR 控制器。【知识模块】 中央处理器39 【正确答案】 和(2)的分析类似，根据 MAR 中的地址去主存取数据，将取出的数据送至主存数据寄存器(MDR)，然后将 MDR 中的数据送至 ALU 进行运算，运算的

33、结果送至累加器(AC)，运算结束后将 AC 中的结果送至 MDR，最后将 MDR中的数据写入主存。 因此，从主存取出、运算和写回主存所经过的数据通路分别为：MARM，M(MAR)MDRALU ，ALUAC ，ACMDRM(MAR)。【知识模块】 中央处理器40 【正确答案】 加法指令“ADD X(R i)”是一条隐含指令，其中一个操作数来自ACO，另一个操作数在数据存储器中，地址由通用寄存器的内容(R i)加上指令格式中的 X 量值决定，可认为这是一种变址寻址。因此，指令周期的操作流程图如下图所示。相应的微操作控制信号列在框图外。 流程图内容为： (PCIAR，PC out，IAR in) (IMIDR，读 IM，IDR in) (IDRIR，IDR out，IR in) (R1+IR(x)AC 1) (R1out，X out，+，AC lin) (AC1DAR，AC 1out，DAR in) (DM，DDR in) (AC0+DDRAC 1，ACo out(BUSl)+DDRout(BUS2)，AC in【知识模块】 中央处理器