[考研类试卷]存储系统模拟试卷3及答案与解析.doc

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1、存储系统模拟试卷 3 及答案与解析一、单项选择题1 存取周期与存储器的存取时间的关系是( )。（A）存取周期大于存取时间（B）存取周期等于存取时间（C）存取周期小于存取时间（D）存取周期与存取时间关系不确定2 存储系统层次结构的说法中，不正确的是( )。（A）存储层次结构中，离 CPU 越近的存储器速度越快，价格越贵，容量越小（B） Cache-主存层次设置目的是提高主存的等效访问速度（C）主存 -辅存层次设置目的是提高主存的等效存储容量（D）存储系统层次结构对程序员都是透明的3 下列存储器中，不能与 CPU 直接相连的是( )。（A）硬盘（B）内存（C） Cache（D）寄存器4 存储周期为

2、 250ns，每次读出 16 位，那么存储器的数据传输率为 ( )。（A）410 6Bs（B） 4MBs（C） 8106Bs（D）810 20Bs5 设机器字长为 64 位，存储容量为 128 MB，若按字编址，它可寻址的单元个数是( )。（A）16MB（B） 16M（C） 32M（D）32MB6 以下几种存储器中，存取速度最快的是( )。（A）Cache（B）寄存器（C）内存（D）光盘7 虚拟存储器理论上的最大容量取决于( )。（A）辅存容量（B）主存容量（C）虚地址长度（D）实地址长度8 多级存储结构中，“ 主存 -Cache”结构解决的主要问题是 ( )。（A）主存容量不足（B）主存与辅

3、存速度不匹配（C）主存与 CPU 速度不匹配（D）辅存与 CPU 速度不匹配9 存储器从速度最快到速度最慢的排列顺序是( )。（A）寄存器-主存-Cache-辅存（B）寄存器-Cache-主存-辅存（C） Cache-主存- 辅存-寄存器（D）寄存器-辅存-Cache-主存10 层次化存储器结构的设计是依据( )原理。（A）时间局部性原（B）空间局部性原理（C）容量与速度的折中原理（D）性能最优化原理11 下列关于 ROM 和 RAM 的叙述中，正确的是( )。（A）CD-ROM 实质上是 ROM（B） Flash 是对 RAM 的改进，可以实现随机存取（C） RAM 的读出方式是破坏性读出，

4、因此读后需要再生（D）只有 DRAM 读后需要刷新12 下列关于 DRAM 刷新的说法中，错误的是( ) 。（A）刷新是指对 DRAM 中的存储电容重新充电（B）刷新是通过对存储单元进行“读但不输出数据 ”的操作来实现（C）由于 DRAM 内部设有专门的刷新电路，所以访存期间允许进行刷新（D）刷新期间不允许访存，这段时间称为“访存死区(也叫死时间)”13 存储容量为 32K16 位，则 ( )。（A）地址线 16 根，数据线 32 根（B）地址线 32 根，数据线 16 根（C）地址线 15 根，数据线 16 根（D）地址线 15 根，数据线 32 根14 下面属于易失性存储器的是( )。（A

5、）EPROM（B） Flash Memory（C） Cache（D）CD-ROM15 下列关于 DRAM 和 SRAM 的叙述中，正确的是 ( )。（A）DRAM 集成度高，生产成本高（B） SRAM 被广泛地用于实际要求更大容量的主存储器（C） SRAM 读写速度快，生产成本高（D）DRAM 多用其实现容量可以较小的高速缓冲存储器16 在计算机中，主存是由( )组成的。（A）RAM（B） ROM（C） RAM 和 ROM（D）以上都不是17 同时使用 4 个 16K8 的存储芯片，可以设计为 ( )容量的存储器。（A）32K8（B） 16K16（C） 32K16（D）16K818 在一个按字

6、节编址的计算机中，若数据在存储器中以小端方案存放。假定 int型变量 i 的地址为 08000000H，i 的机器数为 01234567H，地址 08000000H 单元的内容是( ) 。（A）01H（B） 23H（C） 45 H（D）67H19 某容量为 256 MB 的存储器由若干 4M8 位的 DRAM 芯片构成，该 DRAM 芯片的地址引脚和数据引脚总数是( )（A）19（B） 22（C） 30（D）3620 下列关于双口存储器和交叉存储器的叙述中，正确的是( )。（A）双端口存储器两个端口使用同一组地址线、数据线和读写控制线，同时访问同一区间、同一单元（B）双端口存储器当两个端口同时

7、访问相同的地址码时必然会发生冲突（C）高位多体交叉存储器的设计依据了程序的局部性原理（D）高位四体交叉存储器可能在一个存储周期内连续访问四个模块21 一个四体并行低位交叉存储器，每个模块的容量为 64K32 位，存取周期为200ns，下面说法中正确的是( )。（A）在初始阶段 200ns 内，存储器能 ceu 提供 256 位二进制信息（B）在初始阶段 200ns 内，存储器能向 CPU 提供 128 位二进制信息（C）在初始阶段 50ns 内，每个模块能向 CPU 提供 32 位二进制信息（D）以上都不对22 设存储器容量为 32 个字，字长为 64 位，模块数为 4，采用顺序方式进行组织。

8、存储周期 T=200ns，数据总线宽度为 64 位，总线传输周期 r=50ns。在连续读出四个字的情况下，带宽为( )。（A）1610 7bits（B） 32107bits（C） 64107bits（D）5210 7bics23 设存储器容量为 32 个字，字长为 64 位，模块数为 4，采用交叉方式进行组织。存储周期 T=200ns，数据总线宽度为 64 位，总线传输周期 r=50ns。在连续读出四个字的情况下，带宽为( )。（A）7110 7bits（B） 73107bits（C） 74107biCs（D）7910 7bits24 双端口存储器和多模块交叉存储器属于( )存储器结构。（A）

9、串行（B）并行（C）单体（D）双体25 双端口存储器采用( )技术，多模块交叉存储器采用( )技术。（A）时间、空间（B）并行、串行（C）空间、时间（D）串行、并行26 已知 Cache 命中率 H=098，主存比 Cache 慢 4 倍，已知主存储取周期为200ns，Cache主存的效率是 ( )。（A）092（B） 094（C） 096（D）09827 已知 Cache 命中率 H=098，主存比 Cache 慢 4 倍，已知主存储取周期为200ns，平均访问时间是( )。（A）125ns（B） 75ns（C） 55ns（D）53ns28 影响高速缓存命中率的因素有( )。每次与内存交换信

10、息的单位量cache 的容量cache 结构不同映像方式主存的大小（A）、（B） 、和（C） 、和（D）只有29 一个带有 Cache 的计算机系统中，Cache 容量为 512KB，主存容量为 256MB，则 Cache-主存层次的等效容量为( ) 。（A）512KB（B） 256MB（C） 256MB+512KB（D）256MB 一 512 KB30 在 Cache 和主存构成的两级存储体系中，Cache 的存取时间是 100ns，主存的存取时间是 1000ns。如果希望有效(平均)存取时间不超过 Cache 存取时间 15，则Cache 的命中率至少应为( )。（A）90（B） 98（C

11、） 95（D）9931 Cache 的速度是主存的 5 倍，命中率为 95，那么当计算机采用 Cache 结构后，性能能够提高( ) 。（A）315 倍（B） 33 倍（C） 32 倍（D）317 倍32 在写操作时，对 Cache 与主存单元同时修改的方法称作( )。（A）全写法（B）写回法（C）写一次法（D）以上都不正确33 在写操作时，如果每次都暂时写入 Cache，直到替换时才写入主存的方法称作( )。（A）全写法（B）写回法（C）写一次法（D）以上都不正确34 在 Cache 中，常用的替换策略中与局部性有关的是( )。（A）随机法（B）先进先出法（C）最近最少使用法（D）以上都不正

12、确35 在组相连映像的 Cache 中，用于判断命中与否的标志是( )。（A）区号（B）块号（C）组号和块号（D）低地址位36 虚拟存储器是借助( )来扩大主存容量。（A）Cache（B）寄存器（C）逻辑主存（D）辅存37 虚拟存储器不能达到的目标是( )。（A）存储系统成本高（B）编程空间受限（C）访存速度慢（D）多道程序共享主存而引发的信息安全38 在虚拟存储器中( ) ，主存的命中率越高。（A）页面越大（B）辅存容量越大（C）段越长（D）主存容量越大二、简答题39 解释什么是虚地址 Cache?三、计算题39 地址总线 A15A 0，其中 A0 是最低位。存储器地址空间为 3000H67

13、FFH。其中 3000H4FFFH 为 ROM 区，选用 EPROM 芯片(4K2)；5000H67FFH 为RAM 区，选用 RAM 芯片(2K4) 。40 组成该存储器需用多少块 EPROM 芯片和 RAM 芯片?41 EPROM 芯片、RAM 芯片各需连入哪几根地址线 ?42 需设置多少个片选信号，分别写出各片选信号的逻辑式。43 假设：某 8 位机的地址码为 16 位，主存按字节编址，其中最高 8KB 主存空间为系统 BIOS 程序一区，其余为用户程序区。现有 4K4 的 ROM 芯片和 8K4 的SRAM 芯片。问：该机所允许的最大主存空间是多少?构建该机所允许的最大空间的主存，需用

14、上述规格的 ROM 芯片和 SRAM 芯片各多少?43 CPU 执行一段程序时，Cache 完成存取的次数为 5000 次，主存完成存取的次数为 200 次。已知 Cache 存取周期为 40ns，主存储取周期为 160ns。求：44 Cache 命中率 H。45 Cache,主存系统的访问效率 e。46 平均访问时间 Ta。47 设有一个地址 16 位的按字地址寻址的主存储器，另有一个容量 16B 的 Cache 高速缓冲存储器，按照下表给定的地址映射模式，计算出主存储器 76 单元映射到Cache 哪个字单元地址，和相应的 TAG 值，分别填入指定的空格中。47 如果主存块地址流为 0，1

15、，2，5，4，6，4，7，1，2，4，1，3，7，2，主存内容一开始未装入 Cache 中，初始时 Cache 为空，采用直接映射方式，Cache 有四行。列出每次访问后 Cache 中各块的分配情况。48 指出块命中的时刻。49 求出此期间 Cache 的命中率。49 计算机 M 和程序段 P(“for(i=0；iN；i+)sum+=Ai”)的机器代码，假设编译时变量 sum 和 i 分别分配在寄存器 R1 和 R2 中，常量 N 在寄存器 R6 中。M 采用页式虚拟存储管理；P 开始执行时， (R1)=(R2)=0，(R 6)=1000，其机器代码已调入主存但不在 Cache 中；数组 A

16、 未调入主存，且所有数组元素在同一页，并存储在磁盘同一个扇区。请回答下列问题，并说明理由。50 P 执行结束时， R2 的内容是多少 ?51 M 的指令 Cache 和数据 Cache 分离。若指令 Cache 共有 16 行，Cache 和主存交换的块大小为 32 字节，则其数据区的容量是多少?若仅考虑程序段 P 的执行，则指令 Cache 的命中率为多少?52 P 在执行过程中，哪条指令的执行可能发生溢出异常?哪条指令的执行可能产生缺页异常?对于数组 A 的访问，需要读磁盘和 TLB 至少各多少次?53 用快表(页表) 的虚实地址转换条件，快表放在相连存储器中，其容量为 8 个存储单元。

17、以下虚拟存储地址对应的物理地址分别是多少? 存储系统模拟试卷 3 答案与解析一、单项选择题1 【正确答案】 A【试题解析】 此题考查存储器存取周期与存取时间的概念及其关系。存取周期是存储器进行连续的读或写操作允许的最短时间间隔。存取时间是存储器进行一次读或写操作所需的平均时间。【知识模块】 存储系统2 【正确答案】 D【试题解析】 此题考查的知识点：存储系统层次结构的基本概念。Cache-主存层次对所有程序员都是透明的。主存-辅存层次只对应用程序员透明，对系统程序员不透明。【知识模块】 存储系统3 【正确答案】 A【试题解析】 硬盘不能直接与 CPU 相连，只有将数据调入内存后，CPU 才能访

18、问。【知识模块】 存储系统4 【正确答案】 C【试题解析】 本题计算的是存储器的带宽，每个存储周期读出 16 位即 2B，故而数据传输率为 2B250ns=810 6Bs。【知识模块】 存储系统5 【正确答案】 B【试题解析】 机器字长为 64 位=8B，按字编址，故可寻址的单元个数为128MB8B=16M，【知识模块】 存储系统6 【正确答案】 B【试题解析】 存储层次结构中，离 CPU 越近的存储器速度越快，价格越贵，容量越小。寄存器就是离 CPU 最近的存储器。【知识模块】 存储系统7 【正确答案】 C【试题解析】 虚地址和实地址是虚拟存储器的两个基本概念，虚拟存储器的最大容量取决于虚地

19、址长度，主存储器的最大容量取决于实地址长度。虚拟存储器的实际容量等于，主存储器的实际容量往往小于其最大容量。【知识模块】 存储系统8 【正确答案】 C【试题解析】 “主存-Cache”结构解决的主要问题是主存与 CPU 速度不匹配。【知识模块】 存储系统9 【正确答案】 B【试题解析】 存储器从速度最快到速度最慢的排列顺序是寄存器-Cache-主存-辅存。【知识模块】 存储系统10 【正确答案】 C【试题解析】 层次化存储器结构的设计就是容量与速度的折中的一个实际应用。【知识模块】 存储系统11 【正确答案】 D【试题解析】 CD-ROM 属于光盘存储器，是一种机械式的存储器，和 ROM 有本

20、质的区别，A 错误。Flash 存储器是 E2PROM 的改进产品，虽然它也可以实现随机存取，但从原理上讲仍属于 ROM，而且 RAM 是易失性存储器，B 错误。DRAM 的读出方式并不是破坏性的，读出后不需再生，C 错误。SRAM 采用双稳态触发器来记忆信息，因此不需要再生；而 DRAM 采用电容存储电荷的原理来存储信息，只能维持很短的时间，因此需要再生，D 正确。【知识模块】 存储系统12 【正确答案】 C【试题解析】 DRAM 在访存期间不允许刷新。【知识模块】 存储系统13 【正确答案】 C【试题解析】 为了表示 32 K 的寻址空间，需要利用地址线 15 根(2 15=32K)，而数

21、据线正好是存储容量中的位数 16。【知识模块】 存储系统14 【正确答案】 C【试题解析】 Cache 属于易失性存储器，是由 SRAM 组成的。【知识模块】 存储系统15 【正确答案】 C【试题解析】 根据从所用的半导体生产工艺区分，存储器芯片又可以分为静态存储器和动态存储器两种类型。由于动态存储器集成度高，生产成本低，被广泛地用于实际要求更大容量的主存储器。静态存储器读写速度快，生产成本高，通常多用其实现容量可以较小的高速缓冲存储器。【知识模块】 存储系统16 【正确答案】 C【试题解析】 主存是由 RAM 与 ROM 组成的。【知识模块】 存储系统17 【正确答案】 C【试题解析】 4

22、个 16K8 的存储芯片可以实现字扩展和位扩展，组成 32K16 大小的存储器。【知识模块】 存储系统18 【正确答案】 D【试题解析】 小端方案是将最低有效字节存储在最小地址位置。在数 01234567H中，最低有效字节为 67H。一个多字节的数据在按字节编址的主存中通常由两种排序方案大端次序和小端次序。大端次序方案将最高有效字节存储在最小地址位置，小端次序方案将最低有效字节存储在最小地址位置。【知识模块】 存储系统19 【正确答案】 A【试题解析】 地址引脚数目为 11，数据引脚为 8，共计 19。【知识模块】 存储系统20 【正确答案】 D【试题解析】 双端口 RAM 的两个端口具有 2

23、 组相互独立的地址线、数据线和读写控制线，因此可以同时访问同一区间、同一单元，A 错误。当两个端口同时对相同的单元进行读操作时，则不会发生冲突，B 错误。高位多体交叉存储器由于是在单个存储器中字是连续存放的，所以不能保证程序的局部性原理；而低位多体交叉存储器由于是交叉存放，所以能很好地满足程序的局部性原理，C 错误。高位四体交叉存储器虽然不能满足程序的连续读取，但仍可能一次连续读出彼此地址相差一个存储体容量的 4 个字，只是这么读的概率较小，D 正确。【知识模块】 存储系统21 【正确答案】 B【试题解析】 低位交叉存储器采用流水线技术，每 200ns 可向 CPU 提供 128 位(32 位

24、4 体) ，故 B 正确、A 错误。由于每个模块必须间隔一个存取周期方能继续提供信息，故 50ns 内，任意模块无法向 CPU 提供 32 位二进制信息，故 C 错误。【知识模块】 存储系统22 【正确答案】 B【试题解析】 顺序存储读出四个字机读出了 644=256bit，读出这四个字的时间为4200ns=800ns，那么带宽为 256bit800ns=3210 7bits。【知识模块】 存储系统23 【正确答案】 B【试题解析】 交叉存储读出四个字机读出了 644=256bit，读出这四个字的时间为200ns+(41)50ns=350ns，那么带宽为 256bit350ns=7310 7b

25、iffs。【知识模块】 存储系统24 【正确答案】 B【试题解析】 双端口存储器和多模块交叉存储器属于并行存储器结构。【知识模块】 存储系统25 【正确答案】 C【试题解析】 双端口存储器采用空间技术，多模块交叉存储器采用时间技术。【知识模块】 存储系统26 【正确答案】 B【试题解析】 R=T mT c=4；T c=Tm4=50ns ；E=1R+(1 一 R)H=14+(14)0 98 =094。【知识模块】 存储系统27 【正确答案】 D【试题解析】 R=T mT c=4；t c=Tm4=50ns ；T a=TcE=T c43O98=501 06=53 ns。【知识模块】 存储系统28 【

26、正确答案】 A【试题解析】 影响 Cache 命中率的因素有以下几点：(1)Cache 的容量：更大一点的 Cache 容量，对提高命中率是有利的，而容量达到一定大小之后，再增加其容量，对命中率的提高并不明显。(2)Cache Line Size(每次与内存交换信息的单位量)：由 Cache 在命中的情况下，可以在零等待状态快速向 CPU 提供指令和数据，而一旦不命中，CPU 就必须到主存去取信息，会增加几个等待状态。所以为减少访问内存的次数，可通过每次到内存取信息时，不是以一个字为单位，而是以几个字在主存与 Cache 之间实现信息传送。Cache Line Size 太大，会拖慢本次完成传

27、送的进度，还可能出现 Cache 中众多信息并不被 CPU 使用，造成费时费资源。(3)多级的 Cache 结构：在已有 Cache 存储器系统之外，再增加一个容量更大的Cache，此时第一级 Cache 中保存的信息第二级 Cache 也保存，CPU 访问第一级Cache 出现缺失时，就去访问第二级 Cache。若两个 Cache 命中率为 90，两个合起来的命中率为 99，所以不可再增加第三级 Cache。(4)不同映像方式：全相连映像方式很难实用，直接映像方式命中率略低，多路组相连映像方式性能价格比更好。【知识模块】 存储系统29 【正确答案】 B【试题解析】 此题考查 Cache-主存

28、层次等效容量的概念。【知识模块】 存储系统30 【正确答案】 D【试题解析】 设 Cache 命中率为 a，则(1000+100)(1 一 a)+100a115，解得a0985，故至少为 99。【知识模块】 存储系统31 【正确答案】 D【试题解析】 设 Cache 的存取周期为 t，主存的存取周期为 5t，系统没有采用Cache，存取时间为 5t。采用 Cache 后，命中率为 95，那么系统总的存取时间为t95+5t5=1 2t 。当系统采用 Cache 结构后提高的性能为(5t 一 12t)12t=317。【知识模块】 存储系统32 【正确答案】 A【试题解析】 Cache 与主存单元同

29、时修改被称作全写法。【知识模块】 存储系统33 【正确答案】 B【试题解析】 先写回 Cache，直到替换时才写入主存被称作写回法。【知识模块】 存储系统34 【正确答案】 C【试题解析】 与局部性原理有关的是最近最少使用法。【知识模块】 存储系统35 【正确答案】 C【试题解析】 在组相连映像的 Cache 中，用于判断命中与否的标志是组号和块号。【知识模块】 存储系统36 【正确答案】 B【试题解析】 虚拟存储器只是一个容量非常大的存储器的逻辑模型，不是任何实际的物理存储器。借助于磁盘等辅助存储器来扩大主存容量，使之为更大或更多的程序所使用，以透明的方式给用户提供了一个比实际主存空间大得多

30、的程序地址空间。【知识模块】 存储系统37 【正确答案】 C【试题解析】 任何一个存储体系存储层次解决的共性问题就是存储系统成本高。在此基础上，虚拟存储器还解决“编程空间受限”和“多道程序共享主存而引发的信息安全”两个问题，其中后一个问题是通过在地址变换增加地址检查功能来解决。“访存速度慢”属于 Cache，而不是虚拟存储器解决的问题。【知识模块】 存储系统38 【正确答案】 D【知识模块】 存储系统二、简答题39 【正确答案】 在逻辑地址转化为物理地址时，同时查找块表和 Cache，此时采用虚地址访问 Cache，则为虚地址 Cache。【知识模块】 存储系统三、计算题【知识模块】 存储系统

31、40 【正确答案】 假设存储器以字节编址，已知 3000H4FFFH 为 ROM 区，故ROM 的容量为 8KB (4FFF 一 3000+1=2000H)；又已知 5000H67FFH 为 RAM 区，故 RAM 的容量为 6KB (67FF 一 5000+1=1800H)。(分为 2 组)， (分为 3 组) 。【知识模块】 存储系统41 【正确答案】 EPROM 芯片容量为 4K2，具有地址线 12 根，数据线 2 根，连入低 12 位地址线 A11A 0。RAM 芯片容量为 2K4，具有地址线 11 根，数据线 4根，连入低 11 位地址线 A10A 0。【知识模块】 存储系统42 【

32、正确答案】 ROM 区有 2 个片选信号，RAM 区有 3 个片选信号，共需 5 个片选信号，根据地址分配的要求，各片选信号的逻辑式如下： 根据各个存储区所要求的容量和选定的存储芯片的容量，就可以计算出各种芯片的芯片数，即： 将多个芯片组合起来常采用位扩展法、字扩展法、字和位同时扩展法。位扩展是指只在位数方向扩展(加大字长)，而芯片的字数和存储器的字数是一致的；字扩展是指仅在字数方向扩展，而位数不变，字扩展将芯片的地址线、数据线、读写线并联，由片选信号来区分各个芯片。本题采用的是字和位同时扩展，即在字数方向和位数方向上同时扩展。 在扩展存储容量的场合下，主存的地址分配是一个重要的问题。确定了每

33、组芯片的地址分配，也就确定了相对的片选信号。 本题的难点在于片选信号的逻辑表达式，由于 RAM 和 ROM 的地址范围均已确定，所以每组芯片的地址分配将不可改变。只要首先写出每组芯片的地址范围，如： ROM1 的地址分配：3000H 3FFFH ROM2 的地址分配：4000H4FFFH RAM1 的地址分配：5000H57FFH RAM2 的地址分配：5800H5FFFH RAM3 的地址分配：6000H67FFH 据此就可以方便地写出每组芯片的片选逻辑表达式。【知识模块】 存储系统43 【正确答案】 内存空间为：2 1688=64 KB。去掉主存空间里的前 8K，还有56K 的用户空间。使

34、用 4K4 的 ROM 芯片数为：8K 4K8 4=4。使用 8K4 位的 SRAM 芯片为 56K8K84=14。【知识模块】 存储系统【知识模块】 存储系统44 【正确答案】 命中率日=N c(N c+Nm)=5000(5000+200)=50005200=096【知识模块】 存储系统45 【正确答案】 主存慢于 Cache 的倍率：R=T mT c=160ns40ns=4 访问效率： e=1r+(1 一 r)H=14+(14)0 96=893【知识模块】 存储系统46 【正确答案】 平均访问时间 Ta=Tce=400893=45ns【知识模块】 存储系统47 【正确答案】 【知识模块】

35、存储系统【知识模块】 存储系统48 【正确答案】 上表中带*的时刻为命中时刻。【知识模块】 存储系统49 【正确答案】 命中率=415100 =2667【知识模块】 存储系统【知识模块】 存储系统50 【正确答案】 由于(R 6)=1000，故(R 2)=1000。【知识模块】 存储系统51 【正确答案】 指令 Cache 数据区的容量：1632B=512B。【知识模块】 存储系统52 【正确答案】 P 共有 6 条指令，占 24 字节，小于主存块大小(32B)，其起始地址为 0804 8100H，因而所有指令都在同一个主存块中。读取第一条指令时，发生Cache 缺失，故将 P 所在主存块调入

36、 Cache 某一行，以后每次读取指令时，都能在指令 Cache 中命中。因此，P 在 1000 次循环执行过程中，共发生 1 次指令访问缺失，故指令 Cache 的命中率为：(100061)(10006)=9998。【知识模块】 存储系统53 【正确答案】 (1)用虚拟地址为 1 的页号 15 作为快表检索项，查得页号为 15 的页在主存中的起始地址为 80000，故将 80000 与虚拟地址中的页内地址码 0324 相加，求得主存实地址码为 803240。(2)主存实地址码 =96000+0128=96128。(3)虚拟地址 3 的页号为 48，当用 48 作检索项在快表中检索时，没有检索到页号为 48 的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调人主存，然后将页号及其在主存中的起始地址写入快表。【知识模块】 存储系统