ITU-T V 29 FRENCH-1988 9600 BITS PER SECOND MODEM STANDARDIZED FOR USE ON POINT-TO-POINT 4-WIRE LEASED TELEPHONE-TYPE CIRCUITS《用于点对点4线租用电话型电路的9600 bit s调制标准》.pdf

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1、UNION INTERNATIONALE DES TLCOMMUNICATIONS5)4 4 V. SECTEUR DE LA NORMALISATIONDES TLCOMMUNICATIONSDE LUIT#/-5.)#!4)/.3 $% $/ %3352 ,% 2 3%!5 4 , 0(/.)15%-/$%- BIT S ./2-!,)3 0/52 53!% 352 #)2#5)43 ,/5 315!42% modifie Genve, 1980, Malaga-Torremolinos, 1984 et Melbourne, 1988)1 IntroductionCe modem est

2、 destin tre utilis essentiellement sur des circuits lous de qualit spciale, par exemple, descircuits conformes aux dispositions de la Recommandation M.1020 1 ou de la Recommandation M.1025 2, mais celanempche pas quon puisse lutiliser sur des circuits de moins bonne qualit, selon que lAdministration

3、 intresse lejugera bon (voir les remarques 1 et 2).Considrant quil existe dj et quon crera encore pour les circuits lous un grand nombre de modems caractristiques conues en fonction des conditions formules par les Administrations et par les usagers, la prsenteRecommandation ne limite en rien lusage

4、dautres modems.Les principales caractristiques du modem recommand pour la transmission de donnes 9600 bit/s sur circuitslous sont les suivantes:a) vitesses de repli: 7200 et 4800 bit/s,b) possibilit de fonctionner selon le mode duplex ou semi-duplex, avec porteuse permanente ou commande,c) modulatio

5、n combine damplitude et de phase avec fonctionnement synchrone,d) inclusion dun galiseur auto-adaptatif,e) inclusion optionnelle dun multiplexeur combinant les dbits binaires de 7200, 4800 et 2400 bit/s (voir laremarque 3).Remarque 1 - Ce modem recommand est principalement destin tre utilis sur des

6、circuits lous quatre fils.Les autres applications, notamment la possibilit de fonctionnement de rserve sur le rseau commutation, devrontfaire lobjet dun complment dtudes.Il conviendra dtudier les types de circuits de qualit spciale, par exemple M.1020 1 ou M.1025 2.Remarque 2 - Les valeurs de certai

7、nes caractristiques du circuit, par exemple, le bruit et la distorsion denon-linarit, devront faire lobjet dtudes complmentaires.Remarque 3 - Quand le multiplexeur prvu en option a t install, il peut se faire que les dispositions du 12prvalent sur celles des autres paragraphes.Remarque 4 - Il faut c

8、hoisir avec soin les techniques dgalisation pour la mise en oeuvre du modem si lon dsireobtenir une qualit de fonctionnement acceptable sur les circuits conformes la Recommandation M.1025.2 Signal de ligne2.1 La frquence porteuse est 1700 1 Hz. Il nest pas prvu de frquence pilote distincte. Les nive

9、aux de puissanceutiliss seront conformes ceux quindique la Recommandation V.2.2 Fascicule VIII.1 - Rec. V.292.2 Diagramme vectoriel de codage2.2.1 A 9600 bit/s, le train de donnes transmettre est, aprs embrouillage, spar en groupes de quatre bits dedonnes conscutifs (quadribits). Le premier bit dans

10、 le temps (Q1) de chaque quadribit sert dterminer lamplitude dellment de signal transmettre. Le deuxime (Q2), le troisime (Q3) et le quatrime (Q4) servent coder un saut dephase par rapport llment de signal prcdent (voir le tableau 1/V.29). La loi de codage du changement de phase estidentique celle d

11、crite dans la Recommandation V.27.Lamplitude relative de llment de signal transmis est dtermine par le premier bit (Q1) du quadribit et la phaseabsolue de llment de signal (voir le tableau 2/V.29). La phase absolue est tablie initialement par le signal desynchronisation comme indiqu au 8.La figure I

12、/V.29 reprsente le diagramme des phases absolues des lments de signal transmis 9600 bit/s.Dans le rcepteur, les quadribits sont dcods et les bits de donnes sont rassembls dans le bon ordre.2.2.2 A la vitesse de repli de 7200 bit/s, le train de donnes embrouill transmettre est spar en groupes de troi

13、s bitsconscutifs. Le premier bit dans le temps dtermine la valeur de Q2 dans le quadribit appliqu au modulateur. Ledeuxime et le troisime bit dterminent respectivement la valeur de Q3 et de Q4 dans le quadribit appliqu aumodulateur. A chaque lment de signal, on impose au bit Q1 du quadribit appliqu

14、au modulateur la valeurcorrespondant ltat ZRO pour les donnes. Les lments de signal sont cods comme indiqu dans le 2.2.1. Lafigure 2/V.29 reprsente le diagramme des phases absolues des lments de signal mis 7200 bit/s.2.2.3 A la vitesse de repli de 4800 bit/s (voir le tableau 3/V.29), le train de don

15、nes embrouill transmettre est sparen groupes de 2 bits conscutifs. Le premier bit dans le temps dtermine la valeur de Q2 dans le quadribit appliqu aumodulateur et le second bit dtermine la valeur de Q3 dans le quadribit appliqu au modulateur. On imposesystmatiquement Q1 du quadribit la valeur corres

16、pondant ltat ZRO des donnes. Q4 est dtermin en inversant lasomme modulo 2 de Q2 et Q3. Llment de signal est alors dtermin comme indiqu dans le 2.2.1. La figure 3/V.29reprsente le diagramme des phases absolues des lments de signal de 4800 bit/s.Les changements de phase sont identiques ceux de la Reco

17、mmandation V.26 (solution A), lamplitude estconstante et de valeur relative 3.TABLEAU 1/V.29Q2 Q3 Q4Changement de phase(voir la remarque)00001111001111001001100104590135180225270315Remarque le changement de phase est le dcalage de phase rel en lignedans la rgion de transition du signal situe entre l

18、e milieu dun lment designal et le milieu de llment suivant.Fascicule VIII.1 - Rec. V.29 3TABLEAU 2/V.29Phase absolue Q1Amplitude relative dellment de signal0, 90, 180, 270031545, 135, 225, 3150213 24 Fascicule VIII.1 - Rec. V.29TABLEAU 3/V.29Bits de donnes Quadribits Changements de phaseQ1 Q2 Q3 Q40

19、011011000000011011010100901802703 Dbits binaires et rapidit de modulationLes dbits binaires seront 9600, 7200 ou 4800 bits par bit/s 0,01%. La rapidit de modulation est 2400 bauds 0,01%.4 Tolrances relatives la frquence du signal reuLa tolrance sur la valeur de la frquence porteuse lmission est de 1

20、 Hz, en supposant une drive defrquence maximale en ligne de 6 Hz entre les modems, le rcepteur doit pouvoir accepter un dcalage de frquencedau moins 7 Hz de la frquence porteuse.5 Circuits de jonction5.1 Liste des circuits de jonction (voir le tableau 4/V.29)Fascicule VIII.1 - Rec. V.29 5TABLEAU 4/V

21、.29Circuits de jonction (voir la remarque 1)n Description102103104105(voir la remarque 2)106107109111(voir la remarque 3)113114115140(voir la remarque 4)141(voir la remarque 4)142Terre de signalisation ou retour communEmission des donnesRception des donnesDemande pour mettrePrt mettrePoste de donnes

22、 prtDtecteur du signal de ligne reu sur la voie de donnesSlecteur du dbit binaire (origine ETTD)Base de temps pour les lments de signal lmission (origine ETTD)Base de temps pour les lments de signal lmission (origine ETCD)Base de temps pour les lments de signal la rception (origine ETCD)Bouclage/Ess

23、ai de maintenanceBouclage localIndicateur dessaiRemarque 1 Tous les circuits de jonction indispensables et tous autres circuits mis en uvre doivent tre conformes auxspcifications fonctionnelles et satisfaire aux directives pour lexploitation nonces dans la Recommandation V.24. Tous les circuitsde jo

24、nction mis en uvre doivent tre convenablement termins dans lETTD et lETCD conformment aux spcifications de laRecommandation pertinente relative aux caractristiques lectriques (voir le 6)Remarque 2 Pas essentiel pour la transmission avec porteuse permanenteRemarque 3 Il convient de mettre en uvre un

25、slecteur manuel qui dtermine les deux dbits binaires choisis par le circuit 111. Lespositions du slecteur manuel sont dsigns 9600/7200, 9600/4800, 7200/4800. Ltat FERM du circuit 111 correspond au choix dudbit le plus lev et ltat OUVERT de ce circuit correspond au choix du dbit le plus faible.Remarq

26、ue 4 Les circuits de jonction 140 et 141 sont facultatifs5.2 Seuil et temps de rponse du circuit 1095.2.1 Seuil- pour les niveaux suprieurs 26 dBm:circuit 109 ltat FERM- pour les niveaux infrieurs 31 dBm:circuit 109 ltat OUVERTLtat du circuit 109 pour les niveaux compris entre - 26 dBm et - 31 dBm n

27、est pas spcifi, exception faite de ceque le dtecteur de signal doit prsenter un effet dhystrsis tel que le niveau correspondant au passage de ltatOUVERT ltat FERM soit suprieur dau moins 2 dB au niveau correspondant au passage de ltat FERM ltatOUVERT.5.2.2 Temps de rponse- de ltat FERM ltat OUVERT:

28、30 9 ms;- de ltat OUVERT ltat FERM:1) pour lgalisation initiale, le circuit 109 doit se trouver ltat FERM avant lapparition des donnesde lusager sur le circuit 104;2) pour assurer une nouvelle galisation au cours du transfert des donnes, le circuit 109 sera maintenu ltat FERM. Au cours de cette prio

29、de, le circuit 104 peut tre verrouill sur ltat binaire 1;6 Fascicule VIII.1 - Rec. V.293) aprs une interruption du signal de ligne de dure suprieure au temps de rponse de ltat FERM ltat OUVERT:a) si une nouvelle galisation nest pas ncessaire, 15 10 ms,b) si une nouvelle galisation est ncessaire, le

30、circuit 109 doit tre ltat FERM avant lapparitiondes donnes de lusager sur le circuit 104.Le temps de rponse du circuit 109 est le temps qui scoule entre lapparition ou la disparition du signal de ligneaux bornes dentre du rcepteur de modem et lapparition de ltat FERM ou OUVERT correspondant sur leci

31、rcuit 109.Remarque - Le temps de rponse de ltat FERM ltat OUVERT du circuit 109 doit tre choisi, lintrieurdes limites spcifies, suffisamment grand pour que tous les bits utiles aient pu apparatre sur le circuit 104.5.3 Temps de rponse du circuit 106Lintervalle de temps qui scoule entre le passage de

32、 ltat OUVERT ltat FERM du circuit 105 et le passagede ltat OUVERT ltat FERM du circuit 106 sera, selon option, 15 5 ms ou 253,5 0,5 ms.Le dlai court est utilis lorsque le circuit 105 ne commande pas lmission de la frquence porteuse. Le dlailong est utilis lorsque le circuit 105 commande lmission de

33、la frquence porteuse et, dans ce cas, lmission dunesquence de signaux de synchronisation est dclenche par le passage de ltat OUVERT ltat FERM du circuit 105.Lintervalle de temps qui scoule entre le passage de ltat FERM ltat OUVERT du circuit 105 et le passagede ltat FERM ltat OUVERT du circuit 106 s

34、era choisi de telle sorte que tous les lments de signal utiles aient putre transmis en ligne.5.4 Condition de drangement des circuits de jonction(Voir le 7 de la Recommandation V.28, pour la correspondance avec les types de dtection des dfaillances desrcepteurs.)5.4.1 LETTD doit interprter un drange

35、ment sur le circuit 107 comme un tat OUVERT, en appliquant la dtectionde dfaillance de type 1.5.4.2 LETCD doit interprter un drangement sur les circuits 105 et 108 comme un tat OUVERT, en appliquant ladtection de dfaillance de type 1.5.4.3 Tous les autres circuits, non mentionns ci-dessus, peuvent u

36、tiliser la dtection de dfaillance des types 0 ou 1.6 Caractristiques lectriques des circuits de jonctionIl est recommand dutiliser les caractristiques de la Recommandation V.28, ainsi que le plan daffectation desbroches du connecteur spcifi dans la norme ISO 2110.Remarque - Les constructeurs pourron

37、t noter que lobjectif long terme consiste remplacer les caractristiqueslectriques spcifies dans la Recommandation V.28 et que la Commission dtudes XVII a accept dentreprendre, pourapplication aux Recommandations de la srie V, ltude dune interface entirement symtrique plus efficace quiramnera un mini

38、mum le nombre des circuits de jonction.7 Bases de tempsIl convient dinclure des circuits de base de temps au modem de manire founir lquipement terminal dedonnes le signal de base de temps pour les lments de signal lmission (circuit 114) et le signal de base de tempspour les lments de signal la rcept

39、ion (circuit 115). Dans cette disposition, lmetteur peut, au choix, suivre sonpropre rythme de faon indpendante ou recevoir sa base de temps par bouclage (rythme lmission asservi au rythme la rception). Cette dernire solution peut tre avantageuse pour certaines applications sur le rseau. Il sera gal

40、ementpossible dappliquer au modem par lintermdiaire du circuit de jonction 113 un signal de base de temps pour leslments de signal lmission engendr dans lquipement terminal de donnes.Fascicule VIII.1 - Rec. V.29 78 Signaux de synchronisationLmission des signaux de synchronisation peut tre effectue l

41、initiative du modem ou linitiative du terminalde donnes associ. Lorsque le circuit 105 commande lmission du signal de ligne, les signaux de synchronisation sontengendrs pendant lintervalle de temps qui scoule entre le passage de ltat OUVERT ltat FERM du circuit 105 etle passage de ltat OUVERT ltat F

42、ERM du circuit 106. Lorsque le rcepteur dtecte des conditions de transmissiontelles quune nouvelle synchronisation est ncessaire, il doit mettre le circuit 106 ltat OUVERT et transmettre unesquence de signaux de synchronisation.Les signaux de synchronisation, quel que soit le dbit binaire, comporten

43、t 4 segments comme indiqu autableau 5/V.29.TABLEAU 5/V.29Segment 1 Segment 2 Segment 3 Segment 4Total dessegments1, 2, 3 et 4Type de signal enlignePas dnergietransmiseElmentsalternsSquence deconditionnementdgaliseurEtat binaire 1permanentembrouillTotal complet desynchronisationNombre dintervallesuni

44、taires48 128 384 48 608Dure approximativeen msa)20 53 160 20 253a)Les dures approximatives sont donnes seulement titre dinformation. La dure de chaque phase est dtermine par le nombreexact dintervalles unitaires indiqu.8.1 Le segment 2 de la squence de signaux de synchronisation consiste transmettre

45、 alternativement deux lmentsde signal. Le premier lment de signal (A) transmis a une amplitude relative gale 3 et dfinit une rfrence de phaseabsolue gale 180. Le deuxime lment de signal (B) transmis dpend du dbit binaire. La figure 4/V.29 indique laposition de llment de signal B pour chaque dbit bin

46、aire. Le segment 2 comporte 128 intervalles unitaires alternsABAB.ABAB.8 Fascicule VIII.1 - Rec. V.298.2 Le segment 3 du signal de synchronisation consiste transmettre deux lments de signal selon une squence deconditionnement destine au rglage initial de lgaliseur. Le premier lment de signal (C) tra

47、nsmis une amplituderelative de 3 et une phase absolue gale 0. Le deuxime lment de signal (D) transmis dpend du dbit binaire. Lafigure 4/V.29 indique la position de llment de signal D par chaque dbit binaire. La squence de conditionnementdgaliseur est une suite pseudo-alatoire engendre par le polynme:1 + x-6+ x-7Chaque fois que la suite pseudo-alatoire comprend un ZRO, llment