【计算机类职业资格】系统分析师-计算机组成与体系结构(四)及答案解析.doc

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1、系统分析师-计算机组成与体系结构(四)及答案解析(总分：43.00，做题时间：90 分钟)在下列体系结构中，最适合于多个任务并行执行的体系结构是 (4) 。流水线控制方式下， (5) 是全局性相关，流水线机器对全局性相关的处理不包括 (6) 。静态流水线是指 (7) 。假设并行(阵列)处理器的 16 个处理器编号为 015，采用单级 Cube3网络互联时，与 13 号处理器相连的处理器的编号为 (8) 。在下列几项中，不符合 RISC 指令系统特点的是 (9) 。（分数：6.00）(1).A流水线向量机结构 B分布存储多处理机结构C共享存储多处理机结构 D堆栈处理机结构（分数：1.00）A.B

2、.C.D.(2).A转移指令引起的相关 B先写后读相关C先读后写相关 D写一写相关（分数：1.00）A.B.C.D.(3).A猜测法 B提前形成条件码C设置相关专用通道 D加快短循环程序的执行（分数：1.00）A.B.C.D.(4).A只有一种功能的流水线B功能不能改变的流水线C可同时执行多种功能的流水线D在同一时间段内，只能完成一种功能的流水线（分数：1.00）A.B.C.D.(5).A1 B5 C7 D14（分数：1.00）A.B.C.D.(6).A指令长度固定，指令种类少B寻址方式种类丰富，指令功能尽量增强C设置大量通用寄存器，访问存储器指令简单D选取使用频率较高的一些简单指令（分数：1

3、.00）A.B.C.D.SCSI 是一种计算机系统的通用输入输出接口标准。SCSI 接口常用来连接 (41) 设备，一条 SCSI 总线可连接多至 (42) 台 SCSI 设备。SCSI I 的最大同步传输速率 (43) MB/s。SCSI 定义了 2 种提高速度的选择：Fast SCSI 和 Wide SCSI。数据通路为 8 位的 Fast SCSI 的最大同步传输速率为 (44) MB/s，数据通路为 16 位的 Wide SCSI 的最大同步传输率为 (45) MB/s。（分数：5.00）(1).A鼠标器 B键盘 C显示器 D硬盘（分数：1.00）A.B.C.D.(2).A5 B8 C

4、10 D20（分数：1.00）A.B.C.D.(3).A5 B8 C10 D20（分数：1.00）A.B.C.D.(4).A5 B8 C10 D20（分数：1.00）A.B.C.D.(5).A5 B8 C10 D20（分数：1.00）A.B.C.D.1.为了提高计算机的性能，采用 cache、虚拟存储器等多项技术。 (22) 不属于 cache 的特征。为了提高计算机的性能，采用 cache、虚拟存储器等多项技术。 (22) 不属于 cache 的特征。A为了提高速度全部用硬件实现B可以显著提高计算机的主存速度C可以显著提高计算机的主存容量D对程序员是透明的（分数：1.00）A.为了提高速度全

5、部用硬件实现B.可以显著提高计算机的主存速度C.可以显著提高计算机的主存容量D.对程序员是透明的在 CPU 和主存间设置 cache 存储器主要是为了 (14) 。若使用基于数据内容进行访问的存储设备作为cache 时，能更快决定是否命中。这种地址映射方法称为 (15) 映射。CPU 向 cache 执行写操作时，可以同时写回主存储器或者仅当 cache 中该数据被淘汰时才写回主存储器，前者称为 (16) ，而后者称为 (17) 。若 cache 的存取速度是主存存取速度的 10 倍，且命中率可达到 0.8，则 CPU 对该存储系统的平均存取周期为 (18) T(T 为主有的存取周期)。（分数

6、：5.00）(1).A扩充主存容量 B解决 CPU 和主存的速度匹配C提高可靠性 D增加 CPU 访问的并行度（分数：1.00）A.B.C.D.(2).A相联 B内容 C直接 D间接（分数：1.00）A.B.C.D.(3).A写缓 B写映射 C写回 D写直达（分数：1.00）A.B.C.D.(4).A写缓 B写映射 C写回 D写直达（分数：1.00）A.B.C.D.(5).A0.1 B0.19 C0.21 D0.28（分数：1.00）A.B.C.D.已知某高速缓存 cache 采用组相联映像方式，即组间直接映像，组内全相联映像。假设主存容量为 4096块，每块 256B，高速缓存包含 32 块

7、，分 8 组，每组 4 块。高速缓存的地址变换表应包含 (72) 个存储单元；每个存储单元应能存放 (73) 位二进制数；每次参与相联比较的是 (74) 个存储单元。（分数：3.00）(1).A8 B16 C32 D48（分数：1.00）A.B.C.D.(2).A7 B8 C9 D10（分数：1.00）A.B.C.D.(3).A4 B8 C12 D16（分数：1.00）A.B.C.D.浮点数加法流水线运算器依次由减阶、对阶、 (54) 和尾结果规格化四个部件组成。设每个部件处理时间T 相等，T=2ns。当处理两个浮点数向量和 A i=Bi+Ci(i=0，1，11)时，所需要的总时间为 (55)

8、 ns，平均吞吐率为 (56) 分量/ns，流水线加工效率为 (57) 。从开始算起，流水加工部件经过 (58) ns，就能得到前七个分量的结果。（分数：5.00）(1).A减尾 B移位 C尾加 D阶加（分数：1.00）A.B.C.D.(2).A10 B20 C30 D40（分数：1.00）A.B.C.D.(3).A0.1 B0.2 C0.3 D0.4（分数：1.00）A.B.C.D.(4).A0.1 B0.2 C0.3 D0.8（分数：1.00）A.B.C.D.(5).A10 B20 C30 D40（分数：1.00）A.B.C.D.2.下面关于超级流水线的论述中，正确的是 (90) 。下面关

9、于超级流水线的论述中，正确的是 (90) 。A超级流水线用增加流水线级数的方法缩短机器周期B超级流水线是一种单指令流多操作码多数据的系统结构C超级流水线配置了多个功能部件和指令译码电路，采用多条流水线并行处理D超级流水线采用简单指令以加快执行速度（分数：1.00）A.超级流水线用增加流水线级数的方法缩短机器周期B.超级流水线是一种单指令流多操作码多数据的系统结构C.超级流水线配置了多个功能部件和指令译码电路，采用多条流水线并行处理D.超级流水线采用简单指令以加快执行速度某计算机的 cache 采用相联映像，cache 容量为 16 千字节，每块 8 个字，每个字 32 位，并且将 cache

10、中每 4 块分为一组。若主存最大容量为 4GB 且按字节编址，则主存地址应为 (23) 位，组号应为 (24) 位。若 cache 的命中率为 0.95，且 cache 的速度是主存的 5 倍，那么与不采用 cache 相比较，采用 cache 后速度大致提高到 (25) 倍。（分数：3.00）(1).A24 B32 C36 D40（分数：1.00）A.B.C.D.(2).A5 B6 C7 D8（分数：1.00）A.B.C.D.(3).A3.33 B3.82 C4.17 D4.52（分数：1.00）A.B.C.D.内存地址从 AC000H 到 C7FFFH，共有 (70) K 个地址单元，如果

11、该内存地址按字(16bit)编址，由 28 片存储器芯片构成。已知构成此内存的芯片每片有 16K 个存储单元，则该芯片每个存储单元存储 (71) 位。（分数：2.00）(1).A96 B112 C132 D156（分数：1.00）A.B.C.D.(2).A4 B8 C16 D24（分数：1.00）A.B.C.D.计算机可以按照指令流和数据流来分为四类。传统的顺序处理的计算机属于 (59) 类。其余三类都是计算机体系结构中发展并行性的产物，在处理器操作级并行的并行处理机属于 (60) 类，在指令、任务级并行的多处理机系统属于 (61) 类。多处理机系统可以由多个处理机通过互联网络与共享存储器连接

12、构成，这类系统的互联网络的基本形式按其结构和设备由简到繁排序是 (62) ，按其系统传输率由高到低排序是 (63) 。（分数：5.00）(1).AMIMD BMISD CSIMD DSISD（分数：1.00）A.B.C.D.(2).AMIMD BMISD CSIMD DSISD（分数：1.00）A.B.C.D.(3).AMIMD BMISD CSIMD DSISD（分数：1.00）A.B.C.D.(4).A多级互联网络、交叉开关结构、总线结构B交叉开关结构、多级互联网络、总线结构C总线结构、交叉开关结构、多级互联网络D总线结构、多级互联网络、交叉开关结构（分数：1.00）A.B.C.D.(5)

13、.A多级互联网络、交叉开关结构、总线结构B交叉开关结构、多级互联网络、总线结构C总线结构、交叉开关结构、多级互联网络D多级互联网络、总线结构、交叉开关结构（分数：1.00）A.B.C.D.某流水线浮点加法器分为 5 级，若每一级所需要的时间分别是 6ns、7ns、 8ns、9ns 和 6ns，则此流水线的最大加速比为 (12) 。若每一级的时间均为 7ns，则最大加速比为 (13) 。（分数：2.00）(1).A2.0 B4.0 C4.5 D5.2（分数：1.00）A.B.C.D.(2).A4.1 B5.0 C5.6 D6.2（分数：1.00）A.B.C.D.编号为 0、1、1、3、15 的

14、16 个处理器，采用单级互联网络连接。当互联函数为 Cube3时，11 号处理器连接到 (10) 号处理器上。若采用 Shuffle 互联函数，则 11 号处理器应连接到兰 (11) 号处理器上。（分数：2.00）(1).A2 B3 C7 D9（分数：1.00）A.B.C.D.(2).A2 B5 C7 D11（分数：1.00）A.B.C.D.目前，除了传统的串口和并口外，计算机与外部设备连接的标准接口越来越多。例如， (46) 是一种连接大容量存储设备的并行接口，数据宽度一般为 32 位，且允许设备以雏菊链形式接入； (47) 是一种可热插拔的高速串行设备接口，也可允许设备以雏菊链形式接入；

15、(48) 则用来连接各种卡式设备，已广泛使用于笔记本电脑。（分数：3.00）(1).AVESA BUSB CSCSI DPCI（分数：1.00）A.B.C.D.(2).APCMCIA BUSB CSCSI DEISA（分数：1.00）A.B.C.D.(3).APCMCIA BVESA CEISA DPCI（分数：1.00）A.B.C.D.系统分析师-计算机组成与体系结构(四)答案解析(总分：43.00，做题时间：90 分钟)在下列体系结构中，最适合于多个任务并行执行的体系结构是 (4) 。流水线控制方式下， (5) 是全局性相关，流水线机器对全局性相关的处理不包括 (6) 。静态流水线是指 (

16、7) 。假设并行(阵列)处理器的 16 个处理器编号为 015，采用单级 Cube3网络互联时，与 13 号处理器相连的处理器的编号为 (8) 。在下列几项中，不符合 RISC 指令系统特点的是 (9) 。（分数：6.00）(1).A流水线向量机结构 B分布存储多处理机结构C共享存储多处理机结构 D堆栈处理机结构（分数：1.00）A.B. C.D.解析：(2).A转移指令引起的相关 B先写后读相关C先读后写相关 D写一写相关（分数：1.00）A. B.C.D.解析：(3).A猜测法 B提前形成条件码C设置相关专用通道 D加快短循环程序的执行（分数：1.00）A.B.C. D.解析：(4).A只

17、有一种功能的流水线B功能不能改变的流水线C可同时执行多种功能的流水线D在同一时间段内，只能完成一种功能的流水线（分数：1.00）A.B.C.D. 解析：(5).A1 B5 C7 D14（分数：1.00）A.B. C.D.解析：(6).A指令长度固定，指令种类少B寻址方式种类丰富，指令功能尽量增强C设置大量通用寄存器，访问存储器指令简单D选取使用频率较高的一些简单指令（分数：1.00）A.B. C.D.解析：解析 流水线向量处理机是用于指令并行执行而不是任务并行执行的体系结构，并不属于多处理机。堆栈处理机用于特别的计算或用作外设的数据读写。这两种结构均不适于多个任务的并行执行。并行处理机可分两种

18、类型，分别为采用分布存储器的并行处理结构和采用集中式共享存储器的并行处理结构。其中分布式存储器的多处理机并行处理结构中，每一个处理器都有自己局部的存储器，只要控制部件将并行处理的程序分配各处理机，它们便能并行处理，各自从自己的局部存储器中取得信息。而共享存储多处理机结构中的存储器是集中共享的，由于多个处理机共享，在各处理机访问共享存储器时会发生竞争。因此，最适合于多个任务并行执行的体系结构是分布存储多处理机结构。在流水线机器中，指令相关、主存操作数相关、通用寄存器组的操作数相关及变址寄存器变址值相关为局部性相关。在具体对局部性相关进行处理时，先写后读相关、先读后写相关和写一写相关都是控制机构能

19、处理的局部性相关的内容。而转移指令引起的相关则会对流水线机器的吞吐能力和效率造成的影响较局部性相关要严重得多，被称为全局性相关。对全局性相关处理时，采用的方法有猜测法、加快和提前形成条件码、加快短循环程序的执行、转移指令迟延执行等。而设置相关专用通道是对局部性相关进行处理时所采取的多种措施之一。静态流水线的定义是指在某一时间内各段只能按一种功能连接流水线，只有等流水线全部流空后才能切换成按另一种功能连接流水线。并行处理机互联有多种方法，常见的互联网结构有总线结构、交叉开关和多级互联网。并行处理机互联有多种方法，分别列举如下。(1)恒等置换 相同编号的输入端与输出端一一对应互联。其表达式如下：I

20、(xn-1xkx1x0)=xn-1xkx1x0(2)交换置换 实现二进制地址编号中第 0 位位值不同的输入端和输出端之间的连接，其表达式如下：(3)方体置换(Cube) 实现二进制地址编号中第 k 位位值不同的输入端和输出端之间的连接，其表达式如下：(4)均匀洗牌置换(Shuffle) 将输入端二进制地址循环左移一位得到对应的输出端二进制地址，其表达式如下：S(xn-1xn-2x1x0)=xn-2xn-3x1x0xn-1(5)蝶式置换(Buttefly) 将输入端二进制地址的最高位和最低位互换位置，得到对应的输出端二进制地址，其表达式如下：B(xn-1xn-2x1x0)=x0xn-2x1xn-

21、1(6)位序颠倒置换 将输入端二进制地址的位序颠倒过来得到对应的输出端二进制地址，其表达式如下：P(xn-1xn-2x1x0)=x0x1xn-2xn-1在构成单级互联网络时可采用 n 个结点的立方体网络结构。此立方体上的每一个顶点代表一个处理机。在编号为 015 的 16 个处理机构成的立方体上，每一个处理机均可用四位二进制编码来表示。利用 n 个结点的一般互联函数为：SCSI 是一种计算机系统的通用输入输出接口标准。SCSI 接口常用来连接 (41) 设备，一条 SCSI 总线可连接多至 (42) 台 SCSI 设备。SCSI I 的最大同步传输速率 (43) MB/s。SCSI 定义了 2

22、 种提高速度的选择：Fast SCSI 和 Wide SCSI。数据通路为 8 位的 Fast SCSI 的最大同步传输速率为 (44) MB/s，数据通路为 16 位的 Wide SCSI 的最大同步传输率为 (45) MB/s。（分数：5.00）(1).A鼠标器 B键盘 C显示器 D硬盘（分数：1.00）A.B.C.D. 解析：(2).A5 B8 C10 D20（分数：1.00）A.B. C.D.解析：(3).A5 B8 C10 D20（分数：1.00）A. B.C.D.解析：(4).A5 B8 C10 D20（分数：1.00）A.B.C. D.解析：(5).A5 B8 C10 D20（分

23、数：1.00）A.B.C.D. 解析：解析 SCSI 接口是大容量存储设备、音频设备和 CD-ROM 驱动器的一种标准。 SCSI 接口通常被看作是一种总线，一条总线可连接至多 8 台 SCSI 设备。最初的 SCSI 标准(目前又称为 SCSI )的最大同步传输速率为 5MB/s，后来的 SCSI 规定了 2 种提高速度的选择。一种为提高数据传输的频率，即 Fast SCSI，由于频率提高了一倍，即使数据通路仍和 SCSI 同为 8 位宽，其最大同步传输速率也提高了一倍，达 10MB/s。另一种提高速度的选择是传输频率提高一倍的同时也增大数据通路的宽度，由 8 位增至 16 位，这就是 Wi

24、de SCSI，其最大同步传输速率为20MB/s。1.为了提高计算机的性能，采用 cache、虚拟存储器等多项技术。 (22) 不属于 cache 的特征。为了提高计算机的性能，采用 cache、虚拟存储器等多项技术。 (22) 不属于 cache 的特征。A为了提高速度全部用硬件实现B可以显著提高计算机的主存速度C可以显著提高计算机的主存容量D对程序员是透明的（分数：1.00）A.为了提高速度全部用硬件实现B.可以显著提高计算机的主存速度C.可以显著提高计算机的主存容量 D.对程序员是透明的解析：解析 cache(高速缓冲存储器)的功能是提高 CPU 数据输入输出的速率，通常在 CPU 和主

25、存储器之间设置小容量的 cache。cache 容量小但速度快，主存储器速度较低但容量大，通过优化调度算法，系统的性能会大大改善，仿佛其存储系统容量与主存相当而访问速度近似 cache。显然，cache 不能显著提高计算机的主存容量。在 CPU 和主存间设置 cache 存储器主要是为了 (14) 。若使用基于数据内容进行访问的存储设备作为cache 时，能更快决定是否命中。这种地址映射方法称为 (15) 映射。CPU 向 cache 执行写操作时，可以同时写回主存储器或者仅当 cache 中该数据被淘汰时才写回主存储器，前者称为 (16) ，而后者称为 (17) 。若 cache 的存取速度

26、是主存存取速度的 10 倍，且命中率可达到 0.8，则 CPU 对该存储系统的平均存取周期为 (18) T(T 为主有的存取周期)。（分数：5.00）(1).A扩充主存容量 B解决 CPU 和主存的速度匹配C提高可靠性 D增加 CPU 访问的并行度（分数：1.00）A.B. C.D.解析：(2).A相联 B内容 C直接 D间接（分数：1.00）A. B.C.D.解析：(3).A写缓 B写映射 C写回 D写直达（分数：1.00）A.B.C.D. 解析：(4).A写缓 B写映射 C写回 D写直达（分数：1.00）A.B.C. D.解析：(5).A0.1 B0.19 C0.21 D0.28（分数：1

27、.00）A.B.C.D. 解析：解析 cache(高速缓冲存储器)的功能是提高 CPU 数据输入输出的速率，突破所谓的“冯诺依曼瓶颈”，即 CPU 与存储系统间数据传送带宽限制。高速存储器能以极高的速率进行数据的访问，但因其价格高昂，如果计算机的主存储器完全由这种高速存储器组成则会大大增加计算机的成本。通常在 CPU 和主存储器之间设置小容量的高速存储器 cache。cache 容量小但速度快，主存储器速度较低但容量大，通过优化调度算法，系统的性能会大大改善，仿佛其存储系统容量与主存相当而访问速度近似 cache。在计算机的存储系统体系中，cache 是访问速度最快的层次。使用 cache 改

28、善系统性能的依据是程序的局部性原理(有关此原理的详细情况，请读者阅读“操作系统”一章)。依据局部性原理，把主存储器中访问概率高的内容存放在 cache 中，当 CPU 需要读取数据时就首先在 cache 中查找是否有所需内容，如果有，则直接从 cache 中读取；若没有，再从主存中读取该数据，然后同时送往 CPU 和 cache。如果 CPU 需要访问的内容大多都能在 cache 中找到(称为访问命中，hit)，则可以大大提高系统性能。如果以 h 代表对 cache 的访问命中率，t 1表示 cache 的周期时间，t 2表示主存储器周期时间，以读操作为例，使用“cache+主存储器”的系统的

29、平均周期为 t3则：t 3=ht1+(1-h)t2。其中，(1-h)又称为失效率(未命中率)。系统的平均存储周期与命中率有很密切的关系，命中率的提高即使很小也能导致性能上的较大改善。当 CPU 发出访存请求后，存储器地址先被送到 cache 控制器以确定所需数据是否已在 cache 中，若命中则直接对 cache 进行访问。这个过程称为 cache 的地址映射。常见的映射方法有直接映射、相联映射和组相联映射。当 cache 存储器产生了一次访问未命中之后，相应的数据应同时读入 CPU 和 cache。但是当 cache 已存满数据后，新数据必须淘汰 cache 中的某些旧数据。最常用的淘汰算法

30、有随机淘汰法、先进先出法(FIFO)和近期最少使用淘汰法 (LRU)。因为需要保证缓存在 cache 中的数据与主存中的内容一致，相对读操作而言，cache 的写操作比较复杂，常用的有以下几种方法。(1)写直达(write through) 当要写 cache 时，数据同时写回主存储器，有时也称为写通。(2)写回(write back) CPU 修改 cache 的某一行后，相应的数据并不立即写入主存储器单元，而是当该行从 cache 中被淘汰时，才把数据写回到主存储器中。(3)标记法 对 cache 中的每一个数据设置一个有效位。当数据进入 cache 后，有效位置 1；而当 CPU 要对该

31、数据进行修改时，数据只需写入主存储器并同时将该有效位清 0。当要从 cache 中读取数据时需要测试其有效位：若为 1 则直接从 cache 中取数，否则从主存中取数。本题已知 h=0.8；cache 的存取速度是主存存取速度的 10 倍，因为存取周期是存取速度的倒数，所以我们可以得到 t1=T/10，代入上式有T=0.8(T/10)+0.2T=0.28T已知某高速缓存 cache 采用组相联映像方式，即组间直接映像，组内全相联映像。假设主存容量为 4096块，每块 256B，高速缓存包含 32 块，分 8 组，每组 4 块。高速缓存的地址变换表应包含 (72) 个存储单元；每个存储单元应能存

32、放 (73) 位二进制数；每次参与相联比较的是 (74) 个存储单元。（分数：3.00）(1).A8 B16 C32 D48（分数：1.00）A.B.C. D.解析：(2).A7 B8 C9 D10（分数：1.00）A.B.C. D.解析：(3).A4 B8 C12 D16（分数：1.00）A. B.C.D.解析：解析 有关理论知识，请阅读试题 2224 的分析。在本题中，已知主存容量为 4096256=1MB 字节编址，由于 220=1MB，所以主存地址应为 20 位。主存分为4096/32=128 个区，每个区分为 8 组，每组 4 块。因为 27=128，所以区号需要 7 位地址，组内块

33、号地址为2 位。高速缓存的地址变换表(块表)应包含 32 个存储单元，每个存储单元的长度为主存地址区号长度加上组内块号地址长度，即 9 位二进制数。因为主存中的各页与 cache 的组号有固定的映像关系，但可自由映像到对应的 cache 组中的任一块，所以每次参与相联比较的是 4 个存储单元。浮点数加法流水线运算器依次由减阶、对阶、 (54) 和尾结果规格化四个部件组成。设每个部件处理时间T 相等，T=2ns。当处理两个浮点数向量和 A i=Bi+Ci(i=0，1，11)时，所需要的总时间为 (55) ns，平均吞吐率为 (56) 分量/ns，流水线加工效率为 (57) 。从开始算起，流水加工

34、部件经过 (58) ns，就能得到前七个分量的结果。（分数：5.00）(1).A减尾 B移位 C尾加 D阶加（分数：1.00）A.B.C. D.解析：(2).A10 B20 C30 D40（分数：1.00）A.B.C. D.解析：(3).A0.1 B0.2 C0.3 D0.4（分数：1.00）A.B.C.D. 解析：(4).A0.1 B0.2 C0.3 D0.8（分数：1.00）A.B.C.D. 解析：(5).A10 B20 C30 D40（分数：1.00）A.B. C.D.解析：解析 浮点加法运算可分解为 4 个主要步骤。第 1 阶段为减阶，即加数和被加数的阶码相减，从其结果的正负号可以判断

35、哪一个操作数的阶码较大；第 2 步为对阶，即阶码较小的操作数的尾数右移，从而增大其阶码，直至与阶码较大的操作数的阶码相等：第 3 步为尾加，即已对阶的两操作数的尾数部分相加；第 4 步尾结果规格化，即结果的尾数左移同时减少阶码，直至尾数部分的绝对值大于等于 1/2 为止。因此，浮点数加法流水线运算器依次由减阶、对阶、尾加和结果规格化四个部件组成。若每个部件处理时间都是 2ns，分别用 a，b，c 和 d 表示上述减阶、对阶、尾加和结果规格化 4 个部件，则该流水线处理两个具有 12 个分量(i=0，1， 11)的浮点数向量和时各部件工作的时间流图如图 1-3所示。2.下面关于超级流水线的论述中

36、，正确的是 (90) 。下面关于超级流水线的论述中，正确的是 (90) 。A超级流水线用增加流水线级数的方法缩短机器周期B超级流水线是一种单指令流多操作码多数据的系统结构C超级流水线配置了多个功能部件和指令译码电路，采用多条流水线并行处理D超级流水线采用简单指令以加快执行速度（分数：1.00）A.超级流水线用增加流水线级数的方法缩短机器周期 B.超级流水线是一种单指令流多操作码多数据的系统结构C.超级流水线配置了多个功能部件和指令译码电路，采用多条流水线并行处理D.超级流水线采用简单指令以加快执行速度解析：解析 采用流水线技术的 CPU 使用指令重叠的办法，即在一条指令还没有处理完时，就开始处

37、理下一条指令。典型的流水线将每一条机器指令分成 5 步，即取指、译码、取操作数(或译码 2)、执行、回写。在理想条件下，平均每个时钟周期可以完成一条指令。而所谓“超级流水线处理”是将机器指令划分为更多级的操作，以减轻每一级的复杂程度，增加流水线级数来提高频率。在流水线的每一步中，如果需要执行的逻辑操作少一些，则每一步就可以在较短的时间内完成。对于超级流水线结构，其中指令部件可以只有一套，也可以有多套独立的执行部件。虽然每个机器周期只能流出一条指令，但它的周期比其他机器短。某计算机的 cache 采用相联映像，cache 容量为 16 千字节，每块 8 个字，每个字 32 位，并且将 cache

38、 中每 4 块分为一组。若主存最大容量为 4GB 且按字节编址，则主存地址应为 (23) 位，组号应为 (24) 位。若 cache 的命中率为 0.95，且 cache 的速度是主存的 5 倍，那么与不采用 cache 相比较，采用 cache 后速度大致提高到 (25) 倍。（分数：3.00）(1).A24 B32 C36 D40（分数：1.00）A.B. C.D.解析：(2).A5 B6 C7 D8（分数：1.00）A.B.C. D.解析：(3).A3.33 B3.82 C4.17 D4.52（分数：1.00）A.B.C. D.解析：解析 cache 与主存之间可采取多种地址映射方式。常

39、见的有直接映射方式、全相联映射方式和组相联映射方式。直接映射方式是一种多对一的映射关系，但一个主存块只能拷贝到 cache 的一个特定块位置上去。cache的块号 i 和主存的块号 j 有如下函数关系：i=j%m，(m 为 cache 中的总块数)。直接映射方式的优点是硬件简单，成本低。缺点是每个主存块只有一个固定的块位置可存放，容易产生冲突。因此适合大容量cache 采用。全相联映射方式是指主存中一个块的地址与块的内容一起存于 cache 的块中，其中块地址存于 cache 块的标记部分中。这种方法可使主存的一个块直接拷贝到 cache 中的任意一块上，非常灵活。它的主要缺点是比较器电路难于

40、设计和实现，因此只适合于小容量 cache 采用。组相联映射方式是前两种方式的折中方案。它将 cache 分成 u 组，每组 v 块，主存块存放到哪个组是固定的，至于存到该组哪一块是灵活的，即有如下函数关系：m=uy，组号 q=j%u。组相联映射方式中的每组行数 v 一般取值较小，这种规模的 v 路比较器容易设计和实现。而块在组中的排放又有一定的灵活性，冲突减少。主存最大容量为 4GB 且按字节编址，由于 232=4GB，所以主存地址应为 32 位。因为每块 8 个字，每个字 32 位，并且将 cache 中每 4 块分为一组，则每组的大小为32/884=128B。cache 容量为 16KB

41、，共可分成 16KB/128B=128 组，由于 27=128，所以组号应为 7 位。设主存的存取周期为 h，因 cache 的速度是主存的 5 倍，所以 cache 的存取周期为 1/5h，且 cache 的命中率为 0.95，则采用了 cache 以后，平均存取周期为 h(1-95%)+1/5h95%=0.24h，因此，速度提高到了原来的 1/0.24=4.17 倍。内存地址从 AC000H 到 C7FFFH，共有 (70) K 个地址单元，如果该内存地址按字(16bit)编址，由 28 片存储器芯片构成。已知构成此内存的芯片每片有 16K 个存储单元，则该芯片每个存储单元存储 (71)

42、位。（分数：2.00）(1).A96 B112 C132 D156（分数：1.00）A.B. C.D.解析：(2).A4 B8 C16 D24（分数：1.00）A. B.C.D.解析：解析 C7FFFFH-AC000H=1BFFFH，把 1BFFFH 转换为 10 进制数得到 114687，再化为 K，即114687/1024=112K。已知是内存地址按字(16bit)编址，则共有 112K16 位。该内存由 28 片存储器芯片构成，每片有 16K 个存储单元，则该芯片每个存储单元存储(112K16)/(2816K)=4 位。计算机可以按照指令流和数据流来分为四类。传统的顺序处理的计算机属于

43、(59) 类。其余三类都是计算机体系结构中发展并行性的产物，在处理器操作级并行的并行处理机属于 (60) 类，在指令、任务级并行的多处理机系统属于 (61) 类。多处理机系统可以由多个处理机通过互联网络与共享存储器连接构成，这类系统的互联网络的基本形式按其结构和设备由简到繁排序是 (62) ，按其系统传输率由高到低排序是 (63) 。（分数：5.00）(1).AMIMD BMISD CSIMD DSISD（分数：1.00）A.B.C.D. 解析：(2).AMIMD BMISD CSIMD DSISD（分数：1.00）A.B.C. D.解析：(3).AMIMD BMISD CSIMD DSISD

44、（分数：1.00）A. B.C.D.解析：(4).A多级互联网络、交叉开关结构、总线结构B交叉开关结构、多级互联网络、总线结构C总线结构、交叉开关结构、多级互联网络D总线结构、多级互联网络、交叉开关结构（分数：1.00）A.B.C.D. 解析：(5).A多级互联网络、交叉开关结构、总线结构B交叉开关结构、多级互联网络、总线结构C总线结构、交叉开关结构、多级互联网络D多级互联网络、总线结构、交叉开关结构（分数：1.00）A.B. C.D.解析：解析 计算机可以按照指令流和数据流来分为 4 类，详细情况请参考试题 1 的分析。传统的顺序处理的计算机是单指令流单数据流的，属于 SISD 类。有多个处

45、理器可并行操作的并行处理机，仍为单指令流，但可有多数据流，多个处理器由单指令部件按照同一指令流的要求对分配给它们的不同数据进行操作，属于 SIMD 类。在指令、任务级并行的多处理机系统则可同时执行多条指令流，对多种数据进行操作，属于 MIMD 类。多处理机系统中多个处理机间的互联网络可有多种不同的形式。其中利用总线结构互联设备最简单，但因要分时使用总线，所以系统传输率最低。多级互联网络的结构和设备相对于总线结构来说要复杂，但其系统传输率较高。还有一种交叉开关结构，相对前两种来说所需结构和设备最复杂，但系统传输率最高。某流水线浮点加法器分为 5 级，若每一级所需要的时间分别是 6ns、7ns、

46、8ns、9ns 和 6ns，则此流水线的最大加速比为 (12) 。若每一级的时间均为 7ns，则最大加速比为 (13) 。（分数：2.00）(1).A2.0 B4.0 C4.5 D5.2（分数：1.00）A.B. C.D.解析：(2).A4.1 B5.0 C5.6 D6.2（分数：1.00）A.B. C.D.解析：解析 流水线技术把一件任务分解为若干顺序执行的子任务，不同的子任务由不同的执行机构负责执行，而这些机构可以同时并行工作。在任一时刻，任一任务只占用其中一个执行机构，这样就可以实现多个任务的重叠执行，以提高工作效率。(1)指令流水线计算机中一条指令的执行需要若干步，通常采用流水线技术来

47、实现指令的执行，以提高 CPU 性能。典型的指令执行共分 7 个阶段：计算指令地址，修改程序计数器 PC；取指，即从存储器中取出指令；指令译码：计算操作数地址；取操作数：执行指令：保存结果。对指令执行阶段的划分也可以把取指作为第一阶段，其他阶段顺序前移，而在最后一个阶段计算下一条指令的地址。若假定指令执行的各个阶段的执行时间相同，都是一个周期。执行一条指令就需要花费 7 个周期的时间。采用流水线技术以后，当满负荷时，每个周期都能从流水线上完成一条指令，性能约改善到原来的 7 倍。实际上，流水线技术对性能的提高程度取决于其执行顺序中最慢的一步。例如，在指令执行的 7 个阶段中，如果访问存储器需要

48、4 个周期，而其他操作只需一个周期，一条指令的执行共需访存三次再加上 4 个单周期的执行段，所以共需要 16 个周期。采用流水线以后，由于受限于访存操作，4 个周期才能完成一条指令的执行，因此性能提高到原来的 4 倍。(2)运算操作流水线计算机在执行各种运算操作时也可以应用流水线技术来提高运算速度。例如执行浮点加法运算，可以把它分成 3 个阶段：对阶、尾数相加和结果规格化。流水线的 3 个阶段用锁存器进行分割，锁存器用来在相邻两段之间保持处理的中间结果，以供下一阶段使用。这样在满负荷时，该流水线可以同时处理 3 条浮点加法指令。流水线的关键之处在于重叠执行。为了得到高的性能表现，流水线应该满负荷工作，即各个阶段都要同时并行地工作。但是在实际情况中，流水线各个阶段可能会相互影响，阻塞流水线，使其性能下降。阻塞主要由以下两种情形引起：执行转移指令和共享资源冲突。(1)转移指令的影响通常在顺序执行指令的情况下，当 CPU 取一条指令时，流水线的地址计算部件可以独立地把当前 PC 值加上当前指令长度来计算下一条指令的地