1、网络工程师-计算机硬件结构及答案解析(总分：46.00，做题时间：90 分钟)一、单项选择题(总题数：37，分数：46.00)1.在输入输出控制方法中，采用_可以使得设备与主存间的数据块传送须 CPU 干预。（分数：1.00）A.程序控制输入/输出B.中断C.DMAD.总线控制2.若某整数的 16 位补码为 FFFFH(H 表示十六进制)，则该数的十进制值为_（分数：1.00）A.0B.-1C.216-1D.-216+13.某指令流水线由 5 段组成，第 1、3、5 段所需时间为 t，第 2、4 段所需时间分别为 3t、2t，如图 15-1 所示，那么连续输入 n 条指令时的吞吐率(单位时间内
2、执行的指令个数)TP 为_。（分数：1.00）A.B.C.D.4.关于在 I/O 设备与主机间交换数据的叙述，_是错误的。（分数：1.00）A.中断方式下，CPU 需要执行程序来实现数据传送任务B.中断方式和 DMA 方式下，CPU 与 I/O 设备都可同步工作C.中断方式和 DMA 方式中，快速 I/O 设备更适合采用中断方式传递数据D.若同时接到 DMA 请求和中断请求，CPU 优先响应 DMA 请求5.计算机指令一般包括操作码和地址码两部分，为分析执行一条指令，其_（分数：1.00）A.操作码应存入指令寄存器(IR)，地址码应存入程序计数器(PC)B.操作码应存入程序计数器(PC)，地址
3、码应存入指令寄存器(IR)C.操作码和地址码都应存入指令寄存器(IR)D.用二进制加法器对二一十进制编码的十进制数求和，当和的本位十进制数二一十进制编码小于等于 1001且向高位无进位时， (16) ；当和小于等于 1001 且向高位有进位时， (17) ；当和大于 1001 时， (18) 。（分数：3.00）A.不需进行修正B.需进行加 6 修正C.需进行减 6 修正D.进行加 6 或减 6 修正，需进一步判别A.不需进行修正B.需进行加 6 修正C.需进行减 6 修正D.进行加 6 或减 6 修正，需进一步判别A.不需进行修正B.需进行加 6 修正C.需进行减 6 修正D.进行加 6 或
4、减 6 修正，需进一步判别在计算机中，最适合进行数字加减运算的数字编码是 (8) ，最适合表示浮点数阶码的数字编码是 (9) 。（分数：2.00）A.原码B.反码C.补码D.移码A.原码B.反码C.补码D.移码6.在 CPU 中，_可用于传送和暂存用户数据，为 ALU 执行算术逻辑运算提供工作区。（分数：1.00）A.程序计数器B.累加寄存器C.程序状态寄存器D.地址寄存器7.设指令由取指、分析、执行 3 个子部件完成，每个子部件的工作周期均为t。采用常规标量单流水线处理机。若连续执行 10 条指令，则共需时间_t。（分数：1.00）A.8B.10C.12D.148.编写汇编语言程序时，下列寄
5、存器中，程序员可访问的是_。（分数：1.00）A.程序计数器(PC)B.指令寄存器(IR)C.存储器数据寄存器(MDR)D.存储器地址寄存器(MAR)9.现有四级指令流水线，分别完成取指、取数、运算、传送结果四步操作。若完成上述操作的时间依次为9ns、10ns、6ns、8ns。则流水线的操作周期应设计为_ns。（分数：1.00）A.6B.8C.9D.1010.计算机中常采用原码、反码、补码和移码表示数据，其中，0 编码相同的是_。（分数：1.00）A.原码和补码B.反码和补码C.补码和移码D.原码和移码11.计算机在进行浮点数的相加(减)运算之前先进行对阶操作，若 x 的阶码大于 y 的阶码，
6、则应将_。（分数：1.00）A.x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术左移B.x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术右移C.y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术左移D.y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术右移12.在单指令流多数据流计算机(SIMD)中，各处理单元必须_。（分数：1.00）A.以同步方式，在同一时间内执行不同的指令B.以同步方式，在同一时间内执行同一条指令C.以异步方式，在同一时间内执行不同的指令D.以异步方式，在同一时间内执行同一条指令13.在计算机系统中采用总线结构，
7、便于实现系统的积木化构造，同时可以_。（分数：1.00）A.提高数据传输速度B.提高数据传输量C.减少信息传输线的数量D.降低指令系统的复杂性14.在 CPU 中用于跟踪指令地址的寄存器是_。（分数：1.00）A.地址寄存器(MAR)B.数据寄存器(MDR)C.程序计数器(PC)D.指令寄存器(IR)15.下面的描述中，_不是 RISC 设计应遵循的设计原则。（分数：1.00）A.指令条数应少一些B.寻址方式尽可能少C.采用变长指令，功能复杂的指令长而简单指令短D.设计尽可能多的通用寄存器16.以下关于 CPU 的叙述中，错误的是_。（分数：1.00）A.CPU 产生每条指令的操作信号并将操作
8、信号送往相应的部件进行控制B.程序计数器 PC 除了存放指令地址，也可以临时存储算术/逻辑运算结果C.CPU 中的控制器决定计算机运行过程的自动化D.指令译码器是 CPU 控制器中的部件若每一条指令都可以分解为取指、分析和执行三步。己知取指时间 t 取指=4t，分析时间 t 分析=3t，执行时间 t 执行=5t。如果按串行方式执行完 100 条指令需要 (3) t。如果按照流水方式执行，执行完 100 条指令需要 (4) t。（分数：2.00）A.1190B.1195C.1200D.1205A.504B.507C.508D.51017.采用_不能将多个处理机互连构成多处理器系统。（分数：1.0
9、0）A.STD 总线B.交叉开关C.PCI 总线D.Centronic 总线18.某计算机的时钟频率为 400MHz，测试该计算机的程序使用 4 种类型的指令。每种指令的数量及所需指令时钟数(CPI)如表 15-5 所示，则该计算机的指令平均时钟数约为_。表 15-5 指令情况表指令类型 指令数目(条) 每条指令需时钟数1 160000 12 30000 23 24000 44 16000 8（分数：1.00）A.1.85B.1.93C.2.36D.3.75某计算机有 14 条指令，其使用频度分别如表 15-3 所示。表 15-3 指令集指 令 使用频度 指 令 使用频度11 0.15 18
10、0.0412 0.15 19 0.0313 0.14 110 0.0314 0.13 111 0.0215 0.12 112 0.0216 0.11 113 0.0117 0.04 114 0.01这 14 条指令的指令操作码用等长码方式编码，其编码的码长至少为 (22) 位。若只用两种码长的扩展操作码编码，其平均码长至少为 (23) 位。（分数：2.00）A.3B.4C.5D.6A.2.8B.3.4C.3.8D.4.219.若某个计算机系统中 I/O 地址统一编址，访问内存单元和 I/O 设备是靠_来区分的。（分数：1.00）A.数据总线上输出的数据B.不同的地址代码C.内存与 I/O 设备
11、使用不同的地址总线D.不同的指令操作数所处的位置，可以决定指令的寻址方式。操作数包含在指令中，寻址方式为 (11) ；操作数在寄存器中，寻址方式为 (12) ；操作数的地址在寄存器中，寻址方式为 (13) 。（分数：3.00）A.立即寻址B.直接寻址C.寄存器寻址D.寄存器间接寻址A.立即寻址B.相对寻址C.寄存器寻址D.寄存器间接寻址A.相对寻址B.直接寻址C.寄存器寻址D.寄存器间接寻址20.计算机内存一般分为静态数据区、代码区、栈区和堆区，若某指令的操作数之一采用立即数寻址方式，则该操作数位于_。（分数：1.00）A.静态数据区B.代码区C.栈区D.堆区21._不属于计算机控制器中的部件
12、。（分数：1.00）A.指令寄存器 IRB.程序计数器 PCC.算术逻辑单元 ALUD.程序状态字寄存器 PSW22.在 32 位的总线系统中，若时钟频率为 1000MHz，总线上 5 个时钟周期传送一个 32 位字，则该总线系统的数据传送速率约为_Mb/s。（分数：1.00）A.200B.600C.800D.100023.若内存按字节编址，用存储容量为 32K8bit 的存储器芯片构成地址编号 A0000H 至 DFFFFH 的内存空间，则至少需要_片。（分数：1.00）A.4B.6C.8D.1024.若计算机采用 8 位整数补码表示数据，则_运算将产生溢出。（分数：1.00）A.-127+
13、1B.-127-1C.127+1D.127-125.设有 7 项任务，分别标记为 a、b、c、d、e、f 和 g，需要若干台机器以并行工作方式来完成，它们执行的开始时间和完成时间如表 15-2 所示。表 15-2 开始时间和完成时间任 务时 间a b c d e f g开始时间 0 3 4 9 7 1 6结束时间 2 7 7 11 10 5 8在最优分配方案中完成这些任务需要，_台机器。（分数：1.00）A.2B.3C.4D.5数据存储在磁盘上的排列方式会影响 I/O 服务的总时间。假设每磁道划分成 10 个物理块，每块存放 1 个逻辑记录。逻辑记录 R1，R2，R10 存放在同一个磁道上，记
14、录的安排顺序如表 15-1 所示。表 15-1 记录的安排顺序表物理块 1 2 3 4 5 6 7 8 9 10逻辑记录 R1R2R3R4R5R6R7R8R9R10假定磁盘的旋转速率为 20ms/周，磁头当前处在 R1 的开始处。若系统顺序处理这些记录，使用单缓冲区，每个记录处理时间为 4mS，则处理这 10 个记录的最长时间为 (14) ；若对信息存储进行优化分布后，处理 10 个记录的最少时间为 (15) 。（分数：2.00）A.180msB.200msC.204msD.220msA.40msB.60msC.100msD.160ms高速缓存 Cache 与主存间采用全相连地址映像方式，高速
15、缓存的容量为 4MB，分为 4 块，每块 1MB，主存容量为 256MB。若主存读写时间为 30ns，高速缓存的读写时间为 3ns，平均读/写时间为 3.27ns，则该高速缓存的命中率为 (29) %。若地址变换表如表 15-4 所示，则主存地址为 8888888H 时，高速缓存地址为 (30) H。表 15-4 地址变换表0 38H1 88H2 59H3 67H（分数：2.00）A.90B.95C.97D.99A.488888B.388888C.288888D.18888826.在中断响应过程中，CPU 保护程序计数器的主要目的是_。（分数：1.00）A.使 CPU 能找到中断服务程序的入口
16、地址B.为了实现中断嵌套C.为了使 CPU 在执行完中断服务程序时能回到被中断程序的断点处D.为了使 CPU 与 I/O 设备并行工作27.处理机主要由处理器、存储器和总线组成。总线包括_。（分数：1.00）A.数据总线、地址总线、控制总线B.并行总线、串行总线、逻辑总线C.单工总线、双工总线、外部总线D.逻辑总线、物理总线、内部总线28.指令系统中采用不同寻址方式的目的是_。（分数：1.00）A.提高从内存获取数据的速度B.提高从外存获取数据的速度C.降低操作码的译码难度D.扩大寻址空间并提高编程灵活性29.单指令流、多数据流计算机由_。（分数：1.00）A.单一控制器、单一运算器和单一存储
17、器组成B.单一控制器、多个执行部件和多个存储器模块组成C.多个控制部件同时执行不同的指令，对同一数据进行处理D.多个控制部件、多个执行部件和多个存储器模块组成30.以下关于 CISC(Complex Instruction Set Computer，复杂指令集计算机)和 RISC(Reduced Instruction Set Computer，精简指令集计算机)的叙述中，错误的是_（分数：1.00）A.在 CISC 中，其复杂指令都采用硬布线逻辑来执行B.采用 CISC 技术的 CPU，其芯片设计复杂度更高C.在 RISC 中，更适合采用硬布线逻辑执行指令D.采用 RISC 技术，指令系统中
18、的指令种类和寻址方式更少网络工程师-计算机硬件结构答案解析(总分：46.00，做题时间：90 分钟)一、单项选择题(总题数：37，分数：46.00)1.在输入输出控制方法中，采用_可以使得设备与主存间的数据块传送须 CPU 干预。（分数：1.00）A.程序控制输入/输出B.中断C.DMA D.总线控制解析：2.若某整数的 16 位补码为 FFFFH(H 表示十六进制)，则该数的十进制值为_（分数：1.00）A.0B.-1 C.216-1D.-216+1解析：3.某指令流水线由 5 段组成，第 1、3、5 段所需时间为 t，第 2、4 段所需时间分别为 3t、2t，如图 15-1 所示，那么连续
19、输入 n 条指令时的吞吐率(单位时间内执行的指令个数)TP 为_。（分数：1.00）A.B. C.D.解析：4.关于在 I/O 设备与主机间交换数据的叙述，_是错误的。（分数：1.00）A.中断方式下，CPU 需要执行程序来实现数据传送任务B.中断方式和 DMA 方式下，CPU 与 I/O 设备都可同步工作C.中断方式和 DMA 方式中，快速 I/O 设备更适合采用中断方式传递数据 D.若同时接到 DMA 请求和中断请求，CPU 优先响应 DMA 请求解析：5.计算机指令一般包括操作码和地址码两部分，为分析执行一条指令，其_（分数：1.00）A.操作码应存入指令寄存器(IR)，地址码应存入程序
20、计数器(PC)B.操作码应存入程序计数器(PC)，地址码应存入指令寄存器(IR)C.操作码和地址码都应存入指令寄存器(IR) D.解析：用二进制加法器对二一十进制编码的十进制数求和，当和的本位十进制数二一十进制编码小于等于 1001且向高位无进位时， (16) ；当和小于等于 1001 且向高位有进位时， (17) ；当和大于 1001 时， (18) 。（分数：3.00）A.不需进行修正 B.需进行加 6 修正C.需进行减 6 修正D.进行加 6 或减 6 修正，需进一步判别解析：A.不需进行修正B.需进行加 6 修正 C.需进行减 6 修正D.进行加 6 或减 6 修正，需进一步判别解析：
21、A.不需进行修正B.需进行加 6 修正 C.需进行减 6 修正D.进行加 6 或减 6 修正，需进一步判别解析：在计算机中，最适合进行数字加减运算的数字编码是 (8) ，最适合表示浮点数阶码的数字编码是 (9) 。（分数：2.00）A.原码B.反码C.补码 D.移码解析：A.原码B.反码C.补码D.移码 解析：6.在 CPU 中，_可用于传送和暂存用户数据，为 ALU 执行算术逻辑运算提供工作区。（分数：1.00）A.程序计数器B.累加寄存器 C.程序状态寄存器D.地址寄存器解析：7.设指令由取指、分析、执行 3 个子部件完成，每个子部件的工作周期均为t。采用常规标量单流水线处理机。若连续执行
22、 10 条指令，则共需时间_t。（分数：1.00）A.8B.10C.12 D.14解析：8.编写汇编语言程序时，下列寄存器中，程序员可访问的是_。（分数：1.00）A.程序计数器(PC) B.指令寄存器(IR)C.存储器数据寄存器(MDR)D.存储器地址寄存器(MAR)解析：9.现有四级指令流水线，分别完成取指、取数、运算、传送结果四步操作。若完成上述操作的时间依次为9ns、10ns、6ns、8ns。则流水线的操作周期应设计为_ns。（分数：1.00）A.6B.8C.9D.10 解析：10.计算机中常采用原码、反码、补码和移码表示数据，其中，0 编码相同的是_。（分数：1.00）A.原码和补码
23、B.反码和补码C.补码和移码 D.原码和移码解析：11.计算机在进行浮点数的相加(减)运算之前先进行对阶操作，若 x 的阶码大于 y 的阶码，则应将_。（分数：1.00）A.x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术左移B.x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术右移C.y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术左移D.y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术右移 解析：12.在单指令流多数据流计算机(SIMD)中，各处理单元必须_。（分数：1.00）A.以同步方式，在同一时间内执行不同的指令B.以同步
24、方式，在同一时间内执行同一条指令 C.以异步方式，在同一时间内执行不同的指令D.以异步方式，在同一时间内执行同一条指令解析：13.在计算机系统中采用总线结构，便于实现系统的积木化构造，同时可以_。（分数：1.00）A.提高数据传输速度B.提高数据传输量C.减少信息传输线的数量 D.降低指令系统的复杂性解析：14.在 CPU 中用于跟踪指令地址的寄存器是_。（分数：1.00）A.地址寄存器(MAR)B.数据寄存器(MDR)C.程序计数器(PC) D.指令寄存器(IR)解析：15.下面的描述中，_不是 RISC 设计应遵循的设计原则。（分数：1.00）A.指令条数应少一些B.寻址方式尽可能少C.采
25、用变长指令，功能复杂的指令长而简单指令短 D.设计尽可能多的通用寄存器解析：16.以下关于 CPU 的叙述中，错误的是_。（分数：1.00）A.CPU 产生每条指令的操作信号并将操作信号送往相应的部件进行控制B.程序计数器 PC 除了存放指令地址，也可以临时存储算术/逻辑运算结果 C.CPU 中的控制器决定计算机运行过程的自动化D.指令译码器是 CPU 控制器中的部件解析：若每一条指令都可以分解为取指、分析和执行三步。己知取指时间 t 取指=4t，分析时间 t 分析=3t，执行时间 t 执行=5t。如果按串行方式执行完 100 条指令需要 (3) t。如果按照流水方式执行，执行完 100 条指
26、令需要 (4) t。（分数：2.00）A.1190B.1195C.1200 D.1205解析：A.504B.507 C.508D.510解析：17.采用_不能将多个处理机互连构成多处理器系统。（分数：1.00）A.STD 总线B.交叉开关C.PCI 总线D.Centronic 总线 解析：18.某计算机的时钟频率为 400MHz，测试该计算机的程序使用 4 种类型的指令。每种指令的数量及所需指令时钟数(CPI)如表 15-5 所示，则该计算机的指令平均时钟数约为_。表 15-5 指令情况表指令类型 指令数目(条) 每条指令需时钟数1 160000 12 30000 23 24000 44 16
27、000 8（分数：1.00）A.1.85B.1.93 C.2.36D.3.75解析：某计算机有 14 条指令，其使用频度分别如表 15-3 所示。表 15-3 指令集指 令 使用频度 指 令 使用频度11 0.15 18 0.0412 0.15 19 0.0313 0.14 110 0.0314 0.13 111 0.0215 0.12 112 0.0216 0.11 113 0.0117 0.04 114 0.01这 14 条指令的指令操作码用等长码方式编码，其编码的码长至少为 (22) 位。若只用两种码长的扩展操作码编码，其平均码长至少为 (23) 位。（分数：2.00）A.3B.4 C.
28、5D.6解析：A.2.8B.3.4 C.3.8D.4.2解析：19.若某个计算机系统中 I/O 地址统一编址，访问内存单元和 I/O 设备是靠_来区分的。（分数：1.00）A.数据总线上输出的数据B.不同的地址代码 C.内存与 I/O 设备使用不同的地址总线D.不同的指令解析：操作数所处的位置，可以决定指令的寻址方式。操作数包含在指令中，寻址方式为 (11) ；操作数在寄存器中，寻址方式为 (12) ；操作数的地址在寄存器中，寻址方式为 (13) 。（分数：3.00）A.立即寻址 B.直接寻址C.寄存器寻址D.寄存器间接寻址解析：A.立即寻址B.相对寻址C.寄存器寻址 D.寄存器间接寻址解析：
29、A.相对寻址B.直接寻址C.寄存器寻址D.寄存器间接寻址 解析：20.计算机内存一般分为静态数据区、代码区、栈区和堆区，若某指令的操作数之一采用立即数寻址方式，则该操作数位于_。（分数：1.00）A.静态数据区B.代码区 C.栈区D.堆区解析：21._不属于计算机控制器中的部件。（分数：1.00）A.指令寄存器 IRB.程序计数器 PCC.算术逻辑单元 ALU D.程序状态字寄存器 PSW解析：22.在 32 位的总线系统中，若时钟频率为 1000MHz，总线上 5 个时钟周期传送一个 32 位字，则该总线系统的数据传送速率约为_Mb/s。（分数：1.00）A.200B.600C.800 D.
30、1000解析：23.若内存按字节编址，用存储容量为 32K8bit 的存储器芯片构成地址编号 A0000H 至 DFFFFH 的内存空间，则至少需要_片。（分数：1.00）A.4B.6C.8 D.10解析：24.若计算机采用 8 位整数补码表示数据，则_运算将产生溢出。（分数：1.00）A.-127+1B.-127-1C.127+1 D.127-1解析：25.设有 7 项任务，分别标记为 a、b、c、d、e、f 和 g，需要若干台机器以并行工作方式来完成，它们执行的开始时间和完成时间如表 15-2 所示。表 15-2 开始时间和完成时间任 务时间 abcdefg开始时间0349716结束时间2
31、77111058在最优分配方案中完成这些任务需要，_台机器。（分数：1.00）A.2B.3 C.4D.5解析：数据存储在磁盘上的排列方式会影响 I/O 服务的总时间。假设每磁道划分成 10 个物理块，每块存放 1 个逻辑记录。逻辑记录 R1，R2，R10 存放在同一个磁道上，记录的安排顺序如表 15-1 所示。表 15-1 记录的安排顺序表物理块12345678910逻辑记录R1R2R3R4R5R6R7R8R9R10假定磁盘的旋转速率为 20ms/周，磁头当前处在 R1 的开始处。若系统顺序处理这些记录，使用单缓冲区，每个记录处理时间为 4mS，则处理这 10 个记录的最长时间为 (14) ；
32、若对信息存储进行优化分布后，处理 10 个记录的最少时间为 (15) 。（分数：2.00）A.180msB.200msC.204ms D.220ms解析：A.40msB.60ms C.100msD.160ms解析：高速缓存 Cache 与主存间采用全相连地址映像方式，高速缓存的容量为 4MB，分为 4 块，每块 1MB，主存容量为 256MB。若主存读写时间为 30ns，高速缓存的读写时间为 3ns，平均读/写时间为 3.27ns，则该高速缓存的命中率为 (29) %。若地址变换表如表 15-4 所示，则主存地址为 8888888H 时，高速缓存地址为 (30) H。表 15-4 地址变换表0
33、 38H1 88H2 59H3 67H（分数：2.00）A.90B.95C.97D.99 解析：A.488888B.388888C.288888D.188888 解析：26.在中断响应过程中，CPU 保护程序计数器的主要目的是_。（分数：1.00）A.使 CPU 能找到中断服务程序的入口地址B.为了实现中断嵌套C.为了使 CPU 在执行完中断服务程序时能回到被中断程序的断点处 D.为了使 CPU 与 I/O 设备并行工作解析：27.处理机主要由处理器、存储器和总线组成。总线包括_。（分数：1.00）A.数据总线、地址总线、控制总线 B.并行总线、串行总线、逻辑总线C.单工总线、双工总线、外部总
34、线D.逻辑总线、物理总线、内部总线解析：28.指令系统中采用不同寻址方式的目的是_。（分数：1.00）A.提高从内存获取数据的速度B.提高从外存获取数据的速度C.降低操作码的译码难度D.扩大寻址空间并提高编程灵活性 解析：29.单指令流、多数据流计算机由_。（分数：1.00）A.单一控制器、单一运算器和单一存储器组成B.单一控制器、多个执行部件和多个存储器模块组成 C.多个控制部件同时执行不同的指令，对同一数据进行处理D.多个控制部件、多个执行部件和多个存储器模块组成解析：30.以下关于 CISC(Complex Instruction Set Computer，复杂指令集计算机)和 RISC(Reduced Instruction Set Computer，精简指令集计算机)的叙述中，错误的是_（分数：1.00）A.在 CISC 中，其复杂指令都采用硬布线逻辑来执行 B.采用 CISC 技术的 CPU，其芯片设计复杂度更高C.在 RISC 中，更适合采用硬布线逻辑执行指令D.采用 RISC 技术，指令系统中的指令种类和寻址方式更少解析：
