1、第六章、中央控制器,版权所有，引用请注明出处,原著 谭志虎,主讲(改编) 蒋文斌,计算机组成原理 Slide 2,本章主要内容,CPU的功能和组成 控制器控制原理 指令周期（） 时序产生器和控制方式 硬布线控制器 微程序控制器（） 流水线处理器,计算机组成原理 Slide 3,CPU的组成和功能,CPU的组成 CPU的功能 CPU中的主要寄存器 操作控制器 时序产生器,计算机组成原理 Slide 4,CPU的组成,运算器 算术运算/逻辑运算 控制器 从内存取出一条指令,并指出下条指令的地址 对指令进行译码,产生相应的控制信号 产生执行部件的运行所需要的控制信号 指挥并控制CPU,内存和I/O设
2、备之间的数据传送,计算机组成原理 Slide 5,CPU的功能,取出指令并执行指令的部件-CPU数据加工 -ALU. 算术/逻辑运算； 指令控制：指令执行的顺序控制; 操作控制: 产生各种操作信号; 时间控制: 控制操作信号的发生时间;,计算机组成原理 Slide 6,CPU中的主要寄存器,PC(Program Counter)-程序计数器 AR(Address Register)-地址寄存器 DR(Data Register)-数据缓冲寄存器 IR(Instruction Register)-指令寄存器 AC(Accumulate Count)-累加寄存器 PSW (Program Stat
3、us Word)程序状态字,计算机组成原理 Slide 7,控制器基本组成,PC (Program Counter)-程序计数器 IR (Instruction Register)-指令寄存器 ID (Instruction Decoder)-指令译码器 OC (Operate Controller)-操作控制器 TG (Timer Generator) -时序发生器,计算机组成原理 Slide 8,指令译码器,对指令进行分段（操作码、地址码）译码，指出指令的操作方式、寻址方式 为操作控制器提供输入信号,计算机组成原理 Slide 9,操作控制器,根据指令操作码和时序信号,产生各种控制信号 ,
4、以便建立正确的数据通路,从而完成取指令和执行指令的控制。 硬布线控制器 (时序逻辑型) (硬件实现) 微程序控制器 (存储程序型) (软件实现) 数据通路-多寄存器间传送信息的通路。,计算机组成原理 Slide 10,时序产生器,产生各种时序信号(电位,脉冲)； 对各种操作实施时间上的控制。,ALU,运算器结构,PSW,左路开关选择,右路开关选择,数据总线DBUS,移位器,操作数X,操作数Y,ALU,ADD AX,BX,PSW,AX=2,BX=4,CX,DX,DR,左路开关选择,右路开关选择,数据总线DBUS,移位器,操作数X,操作数Y,AX=6,ALU,ADD AX,30,PSW,AX=2,
5、BX=4,CX,DX,DR,左路开关选择,右路开关选择,数据总线DBUS,移位器,操作数X,操作数Y,AX=6,DR=4,ALU,指令译码器,地址总线 ABUS,数据总线 DBUS,CPU基本结构,CPU,主机基本组成,计算机组成原理 Slide 16,本章主要内容,CPU的功能和组成 控制器控制原理 指令周期（） 时序产生器和控制方式 硬布线控制器 微程序控制器（） 流水线处理器,计算机组成原理 Slide 17,指令周期（）,指令周期基本概念 CLA指令周期 ADD指令周期 STA指令周期 NOP指令周期 JMP指令周期,计算机组成原理 Slide 18,指令周期基本概念,时钟周期：T,节
6、拍脉冲 CPU 周期：机器周期，从内存读出一条指令的最短时间 指令周期：从内存取一条指令并执行该指令所用的时间。由若干个CPU周期组成。一个CPU周期又包含若干个时钟周期（节拍脉冲）,T周期,T1,T2,T3,T4,T1,T2,T3,T4,机器周期（取指令）,指令周期,机器周期（执行指令）,计算机组成原理 Slide 19,指令周期基本概念（）,取指令周期取操作数周期 （可无）执行周期,取指令 PC+1,执行指令,开始,计算机组成原理 Slide 20,CLA指令周期（累加器清0）,取指令 PC+1,指令译码,执行指令,取下条 指令PC+1,取指令阶段,执行指令阶段,1个CPU周期,1个CPU
7、周期,开始,DR,CLA,ADD 30,STA 40,NOP,JMP 21,000 006,000 004,20,21,22,23,24,30,40,ALU,AC,000 020,AR,CLA,IR,指令译码器,操作控制器 时序产生器,程序计数器 PC,地址寄存器 AR,缓冲寄存器DR,累加器 AC,指令寄存器 IR,执行指令控制,地址总线 ABUS,数据总线 DBUS,000 020,CLA,000000000,CLA指令,000 021,+1,PCARABUSRAM DBUSDRIR PC+1,计算机组成原理 Slide 22,执行过程的操作,PCAR PC+1PC AR RAMDBUSD
8、R DRIR 0AC,计算机组成原理 Slide 23,ADD指令周期,取指令 PC+1,指令译码,取操作数,取下条 指令PC+1,取指令阶段,1个CPU周期,1个CPU周期,开始,送操作数 地址,执行指令阶段,1个CPU周期,执行 加法操作,CLA,CLA,ADD 30,STA 40,NOP,JMP 21,000 006,000 004,20,21,22,23,24,30,40,ALU,000 021,000 020,ADD 30,CLA,指令译码器,操作控制器 时序产生器,程序计数器 PC,地址寄存器 AR,缓冲寄存器DR,累加器 AC,指令寄存器 IR,执行指令控制,地址总线 ABUS,
9、数据总线 DBUS,000 021,ADD 30,000000000,ADD指令,000 022,+1,PCARABUSRAM DBUSDRIR PC+1,CLA,CLA,ADD 30,STA 40,NOP,JMP 21,000 006,000 004,20,21,22,23,24,30,40,ALU,000 021,000 021,ADD 30,CLA,指令译码器,操作控制器 时序产生器,程序计数器 PC,地址寄存器 AR,缓冲寄存器DR,累加器 AC,指令寄存器 IR,执行指令控制,地址总线 ABUS,数据总线 DBUS,000 030,ADD 30,000000000,ADD指令,000
10、 022,+1,000 006,IRARABUSRAM DBUSDRALU ALUAC,006,计算机组成原理 Slide 26,ADD执行过程的操作,PCAR PC+1PC AR RAMDBUSDR DRIR IR(A)ARABUSRAMDBUSDRALU ALUAC,计算机组成原理 Slide 27,STA 40 指令周期,取指令 PC+1,指令译码,送操作数,取下条 指令PC+1,取指令阶段,1个CPU周期,1个CPU周期,开始,送操作数 地址,执行指令阶段,1个CPU周期,执行 写存操作,CLA,CLA,ADD 30,STA 40,NOP,JMP 21,000 006,000 004,
11、20,21,22,23,24,30,40,ALU,000 021,000 030,ADD 30,CLA,指令译码器,操作控制器 时序产生器,程序计数器 PC,地址寄存器 AR,缓冲寄存器DR,累加器 AC,指令寄存器 IR,执行指令控制,地址总线 ABUS,数据总线 DBUS,000 040,STA 40,STA指令,000 023,+1,000 004,000 006,000 006,000 006,IRARABUS ACDR DRDBUSRAM,计算机组成原理 Slide 29,执行过程的操作,PCAR PC+1PC AR RAMDBUSDR DRIR IR(A)ARABUS ACDR D
12、RDBUSRAM,计算机组成原理 Slide 30,NOP指令周期,取指令 PC+1,指令译码,空操作 等待 一个周期,取下条 指令PC+1,取指令阶段,执行指令阶段,1个CPU周期,1个CPU周期,开始,计算机组成原理 Slide 31,JMP 21指令周期,取指令 PC+1,指令译码,送 转移地址,取下条 指令PC+1,取指令阶段,执行指令阶段,1个CPU周期,1个CPU周期,开始,CLA,CLA,ADD 30,STA 40,NOP,JMP 21,000 006,000 004,20,21,22,23,24,30,40,ALU,000 025,000 024,JMP 21,CLA,指令译码
13、器,操作控制器 时序产生器,程序计数器 PC,地址寄存器 AR,缓冲寄存器DR,累加器 AC,指令寄存器 IR,执行指令控制,地址总线 ABUS,数据总线 DBUS,000 021,JMP 21,JMP 21指令,000 021,+1,000 006,000 006,000 022,IRPC Next command,计算机组成原理 Slide 33,执行过程中的操作,PCAR PC+1PC AR RAMDBUSDR DRIR IR(A)PC Next command,方框图表示,0AC,IR(A)AR,IR(A)AR,IR(A)PC,ARRAM ACDR DRDBUS,CLA,ADD,STA
14、,JMP,NOP,取指令,执行指令,下一条指令,译码,公操作,PCARRAM DBUSDRIR PC+1,ARRAM DBUSDR DRALU ALUAC,计算机组成原理 Slide 35,公操作,一条指令执行完后，CPU所进行的一些操作。 对外设请求的处理（中断，通道） 若无外设请求的处理，CPU则转而取下条指令。 由于取指令是每条指令都有的，所以，取指令也是公操作。,计算机组成原理 Slide 36,一段程序,LAD R0，（80） ADD R0，（81） JO 75 STA（R1），R0 HALT,取指控制信号,PCAR,PCBUS LDAR,READ MEM,ARABUS RD LDD
15、R,取指控制信号,DRBUS LDIR,DRIR,取指控制信号,执行指令过程,ADD R0，（81）,执行指令过程,ADD R0，（81）,LAD R0，（80）,JO 75,STA（R1），R0,计算机组成原理 Slide 46,控制方式-如何给出指令处理所需的时间,同步控制方式 指令在执行时所需的机器周期数和时钟周期数都是固定不变的。异步控制方式：每条指令或操作控制信号需要多少时间就占用多少时间。联合控制方式,计算机组成原理 Slide 47,本章主要内容,CPU的功能和组成 控制器控制原理 指令周期（） 时序产生器和控制方式 硬布线控制器 微程序控制器（） 流水线处理器,计算机组成原理
16、Slide 48,指令周期基本概念,时钟周期：T,节拍脉冲 CPU 周期：机器周期，从内存读出一条指令的最短时间 指令周期：从内存取出一条指令并执行该指令所用的时间。由若干个CPU周期组成。一个CPU周期又包含若干个时钟周期（节拍脉冲）,T周期,T1,T2,T3,T4,T1,T2,T3,T4,机器周期（取指令）,指令周期,机器周期（执行指令）,计算机组成原理 Slide 49,电位-脉冲制,时序信号最基本的体制是电位-脉冲制。 当实现寄存器之间的数据传送时，数据必须以电位形式加在触发器的数据输入端，而数据输入的控制信号可选用脉冲。 数据必须先送到触发器的数据输入端，并且表示数据的电位一定要保持
17、在控制脉冲的作用下被触发器记忆为止，这段时间较长，所以数据需要用电位表示。 而输入脉冲的时间宽度只需要保证数据从触发器的输入端稳定在输出端的时间。,计算机组成原理 Slide 50,节拍脉冲,时序产生器,节拍脉冲,时钟脉冲,计算机组成原理 Slide 51,时序产生器,计算机组成原理 Slide 52,环形脉冲发生器与读写时序,&,脉冲时钟源,RD,T,4,0,T,1,0,RD,0,T,2,0,T,3,0,WE,0,WE,R,5V,S,CLR,&,&,&,&,&,3,2,1,f,f,f,计算机组成原理 Slide 53,电路说明,4个触发器输入输出串联构成循环移位电路 D触发器R/S端分别为R
18、eset和Set C1 C2 C3 时钟信号为上跳沿 C4 时钟信号为下跳沿,脉冲时钟源,R,5V,S,3,2,1,f,f,0,0,0,1,上跳沿,1,1,1,1,下跳沿,1,1,1,0,上跳沿,0,1,1,0,上跳沿,0,0,1,0,上跳沿,0,0,0,0,下跳沿,0,0,0,1,CLR 上跳沿,C3,C2,C1,C4,f,f,C4只有在下降延变化，C1-3只有在上升沿变化 C4为0时 与门2通，3不通；否则，相反 3. 2通时，C1-3状态迁移,计算机组成原理 Slide 56,启停控制逻辑,T,1,Q,D,C,r,Q,R,启动,停机,CLR,&,T,4,&,T,4,0,T,1,0,RD,
19、&,RD,0,T,3,&,T,3,0,WE,&,WE,0,T,2,&,T,2,0,T,4,0,&,&,LDAR,RD M,LDDR,LDIR PC+1,T1,T2,T3,T4,CPU周期,取指,执行,CPU周期,时序图,状态周期电位,节拍电位,节拍脉冲,LDAR,RD M,LDDR,LDIR PC+1,T1,T2,T3,T4,CPU周期,取指,CPU周期,状态周期电位,节拍电位,节拍脉冲,LDAR,RD M,LDDR,LDIR PC+1,LDAR,RD M,LDDR,LDIR PC+1,T2,T3,T4,CPU周期,取指,CPU周期,状态周期电位,节拍电位,节拍脉冲,LDAR,RD M,LDDR,LDIR PC+1,CPU周期,取指,CPU周期,状态周期电位,节拍脉冲,LDAR,RD M,LDDR,LDIR PC+1,LDAR,RD,LDDR,LDIR,
