1、综合练习试卷 115-1-2 及答案解析(总分：46.00，做题时间：90 分钟)一、单项选择题(总题数：8，分数：16.00)1.PCxT 机和 PCAT 机完成软盘 DMA 传输前，若通道 2 的初始化过程 DMA 一 SETUP 返回标志 CF=1，则意味着( )。（分数：2.00）A.8237A 芯片故障B.本次传输地址超过 64 KB 地址段C.通道 2 被屏蔽D.本次传输量超过 64 KB2.设 8259A 当前最高优先级为 IR 5 ，若想该请求变为下一循环的最低优先级，则输出 OCW 2 的数据格式是( )。（分数：2.00）A.10l00101 BB.1l100000BC.0
2、1 100101 BD.10l00000B3.在定点机中执行算术运算时会产生溢出，其原因是( )。（分数：2.00）A.主存容量不够B.操作数过大C.操作数地址过大D.运算结果无法表示4.主存储器和 CPU 之间增加 Cache 的目的是( )。（分数：2.00）A.解决 CPU 和主存储器之间的速度匹配问题B.扩大主存储器的容量C.扩大 CPU 卢通用寄存器的数量D.既扩大主存容量又扩大 CPU 中通用寄存器的数量5.二进制数 11001011 等于十进制的_。（分数：2.00）A.395B.203C.204D.3946.通常一地址格式的算术运算指令，另一个操作数隐含在_中。（分数：2.00
3、）A.累加器B.通用寄存器C.操作数寄存器7.系统总线中控制线的功能是( )。（分数：2.00）A.提供主存、IO 接口设备的控制信号和响应信号B.提供数据信息C.提供时序信号D.提供主存、IO 接口设备的响应信号8.计算机系统的输入输出接口是( )之间的交接界面。（分数：2.00）A.主机和外围设备B.CPU 和存储器C.存储器和外围设备D.CPU 与 PCI 总线交换信息二、判断题(总题数：7，分数：14.00)9.DMA 方式常用于 CPU 与外部设备之间的信息传送。( )（分数：2.00）A.正确B.错误10.在异步总线中，传送操作由 CPU 控制。( )（分数：2.00）A.正确B.
4、错误11.微指令周期是指从主存中读取并执行一条机器指令所用的时间。( )（分数：2.00）A.正确B.错误12.采用虚拟存储技术的主要目的是为了提高 CPU 访问存储器的速度。( )（分数：2.00）A.正确B.错误13.在中断系统中，各种中断源的中断请求优先次序完全由硬件决定，编程无法进行任何改变。( )（分数：2.00）A.正确B.错误14.在补码两位乘比较法运算规则中，要求乘数设两位符号位。( )（分数：2.00）A.正确B.错误15.IO 与内存统一编址方式将 IO 地址看成是主存地址的一部分，占用主存空间。( )（分数：2.00）A.正确B.错误三、简答题(总题数：4，分数：8.00
5、)16.画出计算机硬件基本组成框图，通过解题过程说明每一功能部件的作用及它们之间的信息流向。（分数：2.00）_17.CPU 的结构如图 51 所示，其中 AC 为累加器，AR 为主存地址寄存器，DR 为主存数据寄存器，DR(OP)为 DR 的操作码字段，DR(ADR)为 DR 的地址码字段，IR 为指令寄存器，Pc 为程序计数器。M 为主存储器。表 51 列出 CPU 控制信号，表 52 列出指令组助记符及其功能，并给出每条指令的操作码。 试设计：(1)满足所给条件的微指令格式(直接控制法)。(2)设计表 5?2 中 6 条指令的微程序流程图，标明每条微指令在控制存储器中的地址。 （分数：2
6、.00）_18.画出实现补码 Booth 算法的运算器框图(假设数值取 n 位)。要求： (1)指出寄存器和全加器的位数； (2)详细画出最低位全加器的输入电路； (3)指出加和移位的次数； (4)描述 Booth 算法重复加和移位的过程。（分数：2.00）_19.设浮点数字长 16 位，其中阶码 8 位(含 1 位阶符)，尾数 8 位(含 1 位数符)，阶码采用移码表示，基值为 2，尾数用补码表示，计算： (1)机器数为 7FC0H 的十进制数值； (2)此浮点格式的规格化表示范围。（分数：2.00）_四、分析题(总题数：1，分数：2.00)20.用 16K8 位的 SRAM 芯片组成 64
7、K16 位的存储器，该存储器按 16 位字编址，画出存储器扩展图。（分数：2.00）_五、设计题(总题数：3，分数：6.00)21.某机字长为 16 位，数据总线也为 16 位，内存容量 64KB，包含 8 个 16 位通用寄存器 R0R7。指令系统基本要求是：a128 条双操作指令，且其中必有一操作数是寄存器直接寻址。b另一操作数的寻址方式有 4 种：立即寻址，寄存器直接寻址，寄存器间接寻址，变址寻址。立即数和变址寻址时的位移量为16 位。c指令长度应满足 16 的倍数，且要求尽量短。(1)列出通常在指令系统格式设计过程中应该考虑的主要因素。(2)给出该机指令系统的设计方案(提示：画出指令格
8、式图，说明指令各字段的位数和含义)。（分数：2.00）_22. （分数：2.00）_23.某机连接 4 台 I0 设备，设备号分别为 0、l、2、3。其中设备 0 的优先级最高，设备 3 的优先级最低。系统允许多重中断。 1为了动态提高设备 2 和设备 3 的优先级，初始化时应如何设置对应的 4 位屏蔽字?请选择一个正确答案。2若设备 2 的中断请求得到响应，CPU 在设备 2 的中断服务程序中应如何设置新的屏蔽字?请选择一个正确答案。 设备号：0、1、2、3 屏蔽字：0 0 0 0 0 0 1 1 1 1 0 0 1 1 1 1（分数：2.00）_综合练习试卷 115-1-2 答案解析(总分
9、：46.00，做题时间：90 分钟)一、单项选择题(总题数：8，分数：16.00)1.PCxT 机和 PCAT 机完成软盘 DMA 传输前，若通道 2 的初始化过程 DMA 一 SETUP 返回标志 CF=1，则意味着( )。（分数：2.00）A.8237A 芯片故障B.本次传输地址超过 64 KB 地址段C.通道 2 被屏蔽D.本次传输量超过 64 KB解析：解析：B2.设 8259A 当前最高优先级为 IR 5 ，若想该请求变为下一循环的最低优先级，则输出 OCW 2 的数据格式是( )。（分数：2.00）A.10l00101 BB.1l100000BC.01 100101 BD.10l0
10、0000B解析：解析：D3.在定点机中执行算术运算时会产生溢出，其原因是( )。（分数：2.00）A.主存容量不够B.操作数过大C.操作数地址过大D.运算结果无法表示 解析：4.主存储器和 CPU 之间增加 Cache 的目的是( )。（分数：2.00）A.解决 CPU 和主存储器之间的速度匹配问题 B.扩大主存储器的容量C.扩大 CPU 卢通用寄存器的数量D.既扩大主存容量又扩大 CPU 中通用寄存器的数量解析：5.二进制数 11001011 等于十进制的_。（分数：2.00）A.395B.203 C.204D.394解析：6.通常一地址格式的算术运算指令，另一个操作数隐含在_中。（分数：2
11、.00）A.累加器 B.通用寄存器C.操作数寄存器解析：7.系统总线中控制线的功能是( )。（分数：2.00）A.提供主存、IO 接口设备的控制信号和响应信号 B.提供数据信息C.提供时序信号D.提供主存、IO 接口设备的响应信号解析：8.计算机系统的输入输出接口是( )之间的交接界面。（分数：2.00）A.主机和外围设备B.CPU 和存储器 C.存储器和外围设备D.CPU 与 PCI 总线交换信息解析：二、判断题(总题数：7，分数：14.00)9.DMA 方式常用于 CPU 与外部设备之间的信息传送。( )（分数：2.00）A.正确B.错误 解析：10.在异步总线中，传送操作由 CPU 控制
12、。( )（分数：2.00）A.正确B.错误 解析：11.微指令周期是指从主存中读取并执行一条机器指令所用的时间。( )（分数：2.00）A.正确B.错误 解析：12.采用虚拟存储技术的主要目的是为了提高 CPU 访问存储器的速度。( )（分数：2.00）A.正确B.错误 解析：13.在中断系统中，各种中断源的中断请求优先次序完全由硬件决定，编程无法进行任何改变。( )（分数：2.00）A.正确 B.错误解析：14.在补码两位乘比较法运算规则中，要求乘数设两位符号位。( )（分数：2.00）A.正确B.错误 解析：15.IO 与内存统一编址方式将 IO 地址看成是主存地址的一部分，占用主存空间。
13、( )（分数：2.00）A.正确 B.错误解析：三、简答题(总题数：4，分数：8.00)16.画出计算机硬件基本组成框图，通过解题过程说明每一功能部件的作用及它们之间的信息流向。（分数：2.00）_正确答案：(正确答案：计算机硬件系统由五大部件组成，如图 13 所示。控制器指挥各部件协调工作；运算器能完成算术运算和逻辑运算；存储器用来存放程序和数据；输入设备可将人们熟悉的信息转换成机器能识别的信息；输出设备可将机器运行结果转换成人们能接受的信息。 )解析：17.CPU 的结构如图 51 所示，其中 AC 为累加器，AR 为主存地址寄存器，DR 为主存数据寄存器，DR(OP)为 DR 的操作码字
14、段，DR(ADR)为 DR 的地址码字段，IR 为指令寄存器，Pc 为程序计数器。M 为主存储器。表 51 列出 CPU 控制信号，表 52 列出指令组助记符及其功能，并给出每条指令的操作码。 试设计：(1)满足所给条件的微指令格式(直接控制法)。(2)设计表 5?2 中 6 条指令的微程序流程图，标明每条微指令在控制存储器中的地址。 （分数：2.00）_正确答案：(正确答案：(1)根据表 51，共有 11 个控制信号，因此微指令控制字段共由 11 位组成。顺序控制采用断定方式，判别测试字段为 2 位，下一地址字段为 5 位。5 位地址可提供 CM 的容量为 32 个存储单元，就是说 CM 中
15、可存放 32 条微指令，这足以实现 6 条指令的全部微程序。 (2)6 条机器指令的微程序如图 52 所示，图中的每个框表示一条微指令，右上角注明了该微指令在 CM 中的地址(八进制表示)，其中 P 1 测试时，微程序出现 6 路分支，测试条件是指令的操作码。根据操作码的不同，各个指令的微程序入口地址分别 10、11、12、13、14、15。在 P 2 处，根据标志“AC=0”进行测试，若条件满足，微地址修改为 20，否则保持 00 不变。 )解析：18.画出实现补码 Booth 算法的运算器框图(假设数值取 n 位)。要求： (1)指出寄存器和全加器的位数； (2)详细画出最低位全加器的输入
16、电路； (3)指出加和移位的次数； (4)描述 Booth 算法重复加和移位的过程。（分数：2.00）_正确答案：(正确答案： )解析：19.设浮点数字长 16 位，其中阶码 8 位(含 1 位阶符)，尾数 8 位(含 1 位数符)，阶码采用移码表示，基值为 2，尾数用补码表示，计算： (1)机器数为 7FC0H 的十进制数值； (2)此浮点格式的规格化表示范围。（分数：2.00）_正确答案：(正确答案：(1)7FC0H=0111111111000000，十进制数为 2 -1 (-01) 二 =(-025) 十 (2)最大正数为 2 127 (1-2 -7 )；最小正数为 2 -129 ；最大
17、负数为-2 -128 (2 -1 +2 -7 )；最小负数为-2 127 。)解析：四、分析题(总题数：1，分数：2.00)20.用 16K8 位的 SRAM 芯片组成 64K16 位的存储器，该存储器按 16 位字编址，画出存储器扩展图。（分数：2.00）_正确答案：(正确答案： )解析：五、设计题(总题数：3，分数：6.00)21.某机字长为 16 位，数据总线也为 16 位，内存容量 64KB，包含 8 个 16 位通用寄存器 R0R7。指令系统基本要求是：a128 条双操作指令，且其中必有一操作数是寄存器直接寻址。b另一操作数的寻址方式有 4 种：立即寻址，寄存器直接寻址，寄存器间接寻
18、址，变址寻址。立即数和变址寻址时的位移量为16 位。c指令长度应满足 16 的倍数，且要求尽量短。(1)列出通常在指令系统格式设计过程中应该考虑的主要因素。(2)给出该机指令系统的设计方案(提示：画出指令格式图，说明指令各字段的位数和含义)。（分数：2.00）_正确答案：(正确答案： )解析：22. （分数：2.00）_正确答案：(正确答案： )解析：23.某机连接 4 台 I0 设备，设备号分别为 0、l、2、3。其中设备 0 的优先级最高，设备 3 的优先级最低。系统允许多重中断。 1为了动态提高设备 2 和设备 3 的优先级，初始化时应如何设置对应的 4 位屏蔽字?请选择一个正确答案。2若设备 2 的中断请求得到响应，CPU 在设备 2 的中断服务程序中应如何设置新的屏蔽字?请选择一个正确答案。 设备号：0、1、2、3 屏蔽字：0 0 0 0 0 0 1 1 1 1 0 0 1 1 1 1（分数：2.00）_正确答案：(正确答案：1选择答案 ，屏蔽字为 1 1 0 0。 2选择答案 ，屏蔽字为 0 0 l 1。)解析：
