1、软件设计师-计算机组成与体系结构及答案解析(总分：64.00，做题时间：90 分钟)一、单项选择题(总题数：58，分数：64.00)某计算机的时钟频率为 400MHz，测试该计算机的程序使用 4 种类型的指令。每种指令的数量及所需指令时钟数(CPI)如表 8-2 所示，则该计算机的指令平均时钟数约为 (11) ；该计算机的运算速度约为 (12) MIPS。表 8-2 指令情况表指令类型 指令数目(条) 每条指令所需时钟数1 160000 12 30000 23 24000 44 16000 8（分数：2.00）A.1.85B.1.93C.2.36D.3.75A.106.7B.169.5C.20
2、7.3D.216.21.CPU 中的数据总线宽度会影响_。（分数：1.00）A.内存容量的大小B.系统的运算速度C.指令系统的指令数量D.寄存器的宽度2.采用_不能将多个处理机互连构成多处理机系统。（分数：1.00）A.STD 总线B.交叉开关C.PCI 总线D.Centronic 总线3.以下关于 CPU 的叙述中，错误的是_。（分数：1.00）A.CPU 产生每条指令的操作信号并将操作信号送往相应的部件进行控制B.程序计数器 PC 除了存放指令地址，也可以临时存储算术/逻辑运算结果C.CPU 中的控制器决定计算机运行过程的自动化D.指令译码器是 CPU 控制器中的部件4.以下关于 CISC
3、(Complex Instruction Set Computer，复杂指令集计算机)和 RISC(Reduced Instruction Set Computer，精简指令集计算机)的叙述中，错误的是_。（分数：1.00）A.在 CISC 中，其复杂指令都采用硬布线逻辑来执行B.采用 CISC 技术的 CPU，其芯片设计复杂度更高C.在 RISC 中，更适合采用硬布线逻辑执行指令D.采用 RISC 技术，指令系统中的指令种类和寻址方式更少5.指令系统中采用不同寻址方式的目的是_。（分数：1.00）A.提高从内存获取数据的速度B.提高从外存获取数据的速度C.降低操作码的译码难度D.扩大寻址空间
4、并提高编程灵活性6.设指令由取指、分析、执行 3 个子部件完成，每个子部件的工作周期均为t。采用常规标量单流水线处理机，若连续执行 10 条指令，则共需时间_t。（分数：1.00）A.8B.10C.12D.147.下面的描述中，_不是 RISC 设计应遵循的设计原则。（分数：1.00）A.指令条数应少一些B.寻址方式尽可能少C.采用变长指令，功能复杂的指令长度长而简单指令长度短D.设计尽可能多的通用寄存器8.在 CPU 中用于跟踪指令地址的寄存器是_。（分数：1.00）A.存储器地址寄存器(MAR)B.存储器数据寄存器(MDR)C.程序计数器(PC)D.指令寄存器(IR)9.内存按字节编址，地
5、址从 90000H 到 CFFFFH，若用存储容量为 16k8bit 的存储器芯片构成该内存，至少需要_片。（分数：1.00）A.2B.4C.8D.1610.海明校验码是在 n 个数据位之外增设 k 个校验位，从而形成一个 k+n 位的新的码字，使新的码字的码距比较均匀地拉大。n 与 k 的关系是_。（分数：1.00）A.2k-1n+kB.2n-1n+kC.n=kD.n-1k若每一条指令都可以分解为取指、分析和执行 3 步。已知取指时间 t 取指 =4t，分析时间 t 分析 =3t，执行时间 t 执行 =5t。如果按串行方式执行完 100 条指令需要 (22) t；如果按照流水方式执行，执行完
6、100 条指令需要 (23) t。（分数：2.00）A.1190B.1195C.1200D.1205A.504B.507C.508D.51011.内存采用段式存储管理有许多优点，但“_”不是其优点。（分数：1.00）A.分段是信息的逻辑单位，用户不可见B.各段程序的修改互不影响C.地址变换速度快，内存碎片少D.便于多道程序共享主存的某些段高速缓存 Cache 与主存间采用全相联地址映像方式，高速缓存的容量为 4MB，分为 4 块，每块 1MB，主存容量为 256MB。若主存读写时间为 30ns，高速缓存的读写时间为 3ns，平均读写时间为 3.27ns，则该高速缓存的命中率为 (6) %。若地
7、址变换表如表 8-1 所示，则主存地址为 8888888H 时，高速缓存地址为 (7) H。（分数：2.00）A.B.C.D.A.B.C.D.12.阵列处理机属于_计算机。（分数：1.00）A.SISDB.SIMDC.MISDD.MIMD13._是指按内容访问的存储器。（分数：1.00）A.虚拟存储器B.相联存储器C.高速缓存(Cache)D.随机访问存储器14.系统响应时间和作业吞吐量是衡量计算机系统性能的重要指标。对于一个持续处理业务的系统而言，_，表明其性能越好。（分数：1.00）A.响应时间越短，作业吞吐量越小B.响应时间越短，作业吞吐量越大C.响应时间越长，作业吞吐量越大D.响应时间
8、不会影响作业吞吐量15.设用 2k4 位的存储器芯片组成 16k8 位的存储器(地址单元为 0000H3FFFH，每个芯片的地址空间连续)，则地址单元 081FH 所在芯片的最小地址编号为_。（分数：1.00）A.0000HB.0800HC.2000HD.2800H16.利用高速通信网络将多台高性能工作站或微型机互连构成机群系统，其系统结构形式属于_计算机。（分数：1.00）A.单指令流单数据流(SISD)B.多指令流单数据流(MISD)C.单指令流多数据流(SIMD)D.多指令流多数据流(MIMD)17.若某计算机采用 8 位整数补码表示数据，则运算_将产生溢出。（分数：1.00）A.-12
9、7+1B.-127-1C.127+1D.127-118.计算机内存一般分为静态数据区、代码区、栈区和堆区，若某指令的操作数之一采用立即数寻址方式，则该操作数位于_。（分数：1.00）A.静态数据区B.代码区C.栈区D.堆区19.下面关于在 I/O 设备与主机间交换数据的叙述，_是错误的。（分数：1.00）A.在中断方式下，CPU 需要执行程序来实现数据传送任务B.在中断方式和 DMA 方式下，CPU 与 I/O 设备都可同步工作C.在中断方式和 DMA 方式中，快速 I/O 设备更适合采用中断方式传递数据D.若同时接到 DMA 请求和中断请求，CPU 优先响应 DMA 请求20.原码表示法和补
10、码表示法是计算机中用于表示数据的两种编码方法，在计算机系统中常采用补码来表示和运算数据，原因是采用补码可以_。（分数：1.00）A.保证运算过程与手工运算方法保持一致B.简化计算机运算部件的设计C.提高数据的运算速度D.提高数据的运算精度21.计算机中常采用原码、反码、补码和移码表示数据，其中，0 编码相同的是_。（分数：1.00）A.原码和补码B.反码和补码C.补码和移码D.原码和移码22._不属于计算机控制器中的部件。（分数：1.00）A.指令寄存器(IR)B.程序计数器(PC)C.算术逻辑单元(ALU)D.程序状态字寄存器(PSW)23.计算机中的浮点数由 3 部分组成：符号位 S，指数
11、部分 E(称为阶码)和尾数部分 M。在总长度固定的情况下，增加 E 的位数、减少 M 的位数可以_。（分数：1.00）A.扩大可表示的数的范围同时降低精度B.扩大可表示的数的范围同时提高精度C.减小可表示的数的范围同时降低精度D.减小可表示的数的范围同时提高精度24.计算机指令一般包括操作码和地址码两部分，为分析执行一条指令，其_。（分数：1.00）A.操作码应存入指令寄存器(IR)，地址码应存入程序计数器(PC)B.操作码应存入程序计数器(PC)，地址码应存入指令寄存器(IR)C.操作码和地址码都应存入指令寄存器(IR)D.在指令系统的各种寻址方式中，获取操作数最快的方式是 (19) 。若操
12、作数的地址包含在指令中，则属于 (20) 方式。（分数：2.00）A.直接寻址B.立即寻址C.寄存器寻址D.间接寻址A.直接寻址B.立即寻址C.寄存器寻址D.间接寻址25.若内存地址区间为 4000H43FFH，每个存储单元可存储 16 位二进制数，该内存区域用 4 片存储器芯片构成，则构成该内存所用的存储器芯片的容量是_。（分数：1.00）A.51216bitB.2568bitC.25616bitD.10248bit26.两个同符号的数相加或异符号的数相减，所得结果的符号位 SF 和进位标志 CF 进行_运算为 1 时，表示运算的结果产生溢出。（分数：1.00）A.与B.或C.与非D.异或2
13、7.现有 4 级指令流水线，分别完成取指、取数、运算、传送结果 4 步操作。若完成上述操作的时间依次为 9ns、10ns、6ns、8ns，则流水线的操作周期应设计为_ns。（分数：1.00）A.6B.8C.9D.1028.某指令流水线由 5 段组成，各段所需要的时间如图 8-1 所示。（分数：1.00）A.B.C.D.29.处理机主要由处理器、存储器和总线组成，总线包括_。（分数：1.00）A.数据总线、地址总线、控制总线B.并行总线、串行总线、逻辑总线C.单工总线、双工总线、外部总线D.逻辑总线、物理总线、内部总线30.若内存按字节编址，用存储容量为 32k8 比特的存储器芯片构成地址编号为
14、 A0000HDFFFFH 的内存空间，则至少需要_片。（分数：1.00）A.4B.6C.8D.1031.系统响应时间和作业吞吐量是衡量计算机系统性能的重要指标。对于一个持续处理业务的系统而言，其_。（分数：1.00）A.响应时间越短，作业吞吐量越小B.响应时间越短，作业吞吐量越大C.响应时间越长，作业吞吐量越大D.响应时间不会影响作业吞吐量32.编写汇编语言程序时，下列寄存器中程序员可访问的是_。（分数：1.00）A.程序计数器(PC)B.指令寄存器(IR)C.存储器数据寄存器(MDR)D.存储器地址寄存器(MAR)33.Cache 用于存放主存数据的部分拷贝，主存单元地址与 Cache 单
15、元地址之间的转换工作由_完成。（分数：1.00）A.硬件B.软件C.用户D.程序员34.若内存容量为 4GB，字长为 32，则_。（分数：1.00）A.地址总线和数据总线的宽度都为 32B.地址总线的宽度为 30，数据总线的宽度为 32C.地址总线的宽度为 30，数据总线的宽度为 8D.地址总线的宽度为 32，数据总线的宽度为 835.为实现程序指令的顺序执行，CPU_中的值将自动加 1。（分数：1.00）A.指令寄存器(OR)B.程序计数器(PC)C.地址寄存器(AR)D.指令译码器(ID)36.关于 64 位和 32 位微处理器，不能以 2 倍关系描述的是_。（分数：1.00）A.通用寄存
16、器的位数B.数据总线的宽度C.运算速度D.能同时进行运算的位数浮点数的一般表示形式为 N=2EF，其中 E 为阶码，F 为尾数。以下关于浮点表示的叙述中，错误的是 (45) 。两个浮点数进行相加运算，应首先 (46) 。（分数：2.00）A.阶码的长度决定浮点数表示的范围，尾数的长度决定浮点表示的精度B.工业标准 IEEE 754 浮点数数格式中阶码采用移码表示，尾数采用原码表示C.规格化指的是阶码采用移码表示，尾数采用补码表示D.规格化表示要求将尾数的绝对值限定在区间0.5，1)A.将较大的数进行规格化处理B.将较小的数进行规格化处理C.将这两个数的尾数相加D.统一这两个数的阶码37.在计算
17、机体系结构中，CPU 内部包括程序计数器(PC)、存储器数据寄存器(MDR)、指令寄存器(IR)和存储器地址寄存器(MAR)等。若 CPU 要执行的指令为：MOV R0，#100(即将数值 100 传送到寄存器 R0 中)，则CPU 首先要完成的操作是_。（分数：1.00）A.100R0B.100MDRC.PCMARD.PCIR38.在输入输出控制方法中，采用_可以使得设备与主存间的数据块传送无须 CPU 干预。（分数：1.00）A.程序控制输入输出B.中断C.DMAD.总线控制39.以下关于计算机系统中断概念的叙述中，正确的是_。（分数：1.00）A.由 I/O 设备提出的中断请求和电源掉电
18、都是可屏蔽中断B.由 I/O 设备提出的中断请求和电源掉电都是不可屏蔽中断C.由 I/O 设备提出的中断请求是可屏蔽中断，电源掉电是不可屏蔽中断D.由 I/O 设备提出的中断请求是不可屏蔽中断，电源掉电是可屏蔽中断40.某指令流水线由 5 段组成，第 1、3、5 段所需时间为t，第 2、4 段所需时间分别为 3t、2t，如图 8-3 所示，那么连续输入 n 条指令时的吞吐率(单位时间内执行的指令个数)TP 为_。（分数：1.00）A.B.C.D.41.在正常情况下，操作系统对保存有大量有用数据的硬盘进行_操作时，不会清除有用数据。（分数：1.00）A.磁盘分区和格式化B.磁盘格式化和碎片整理C
19、.磁盘清理和碎片整理D.磁盘分区和磁盘清理42.以下关于 Cache 的叙述中，正确的是_。（分数：1.00）A.在容量确定的情况下，替换算法的时间复杂度是影响 Cache 命中率的关键因素B.Cache 的设计思想是在合理成本下提高命中率C.Cache 的设计目标是容量尽可能与主存容量相等D.CPU 中的 Cache 容量应大于 CPU 之外的 Cache 容量43.在 CPU 与主存之间设置高速缓冲存储器 Cache，其目的是_。（分数：1.00）A.扩大主存的存储容量B.提高 CPU 对主存的访问效率C.既扩大主存容量又提高存取速度D.提高外存储器的速度44.指令流水线将一条指令的执行过
20、程分为 4 步，其中第 1、2 和 4 步的经过时间为t，如图 8-2 所示。若该流水线顺序执行 50 条指令共用 153t，并且不考虑相关问题，则该流水线的瓶颈第 3 步的时间为_t。（分数：1.00）A.B.C.D.45.在 CPU 中，_可用于传送和暂存用户数据，为 ALU 执行算术逻辑运算提供工作区。（分数：1.00）A.程序计数器B.累加寄存器C.程序状态寄存器D.地址寄存器46.假设某硬盘由 5 个盘片构成(共有 8 个记录面)，盘面有效记录区域的外直径为 30cm，内直径为 10cm，记录位密度为 250 位/mm，磁道密度为 16 道/mm，每磁道分 16 个扇区，每扇区 51
21、2 字节，则该硬盘的格式化容量约为_MB。（分数：1.00）A.B.C.D.47.与 AB 等价的逻辑表达式是_。(表示逻辑异或，+表示逻辑加)（分数：1.00）A.A+B.AC.ABD.AB每一条指令都可以分解为取指、分析和执行 3 步。已知取指时间 t 取指 =5t，分析时间 t 分析 =2t，执行时间 t 执行 =5t。如果按顺序方式从头到尾执行完 500 条指令需 (3) t；如果按照执行k、分析k+1、取指k+2 重叠的流水线方式执行指令，从头到尾执行完 500 条指令需 (4) t。（分数：2.00）A.5590B.5595C.6000D.6007A.2492B.2500C.251
22、0D.251548.下面关于校验方法的叙述，_是正确的。（分数：1.00）A.采用奇偶校验可检测数据传输过程中出现一位数据错误的位置并加以纠正B.采用海明校验可检测数据传输过程中出现一位数据错误的位置并加以纠正C.采用海明校验，校验码的长度和位置可随机设定D.采用 CRC 校验，需要将校验码分散开并插入数据的指定位置中49.在计算机系统中采用总线结构，便于实现系统的积木化构造，同时可以_。（分数：1.00）A.提高数据传输速度B.提高数据传输量C.减少信息传输线的数量D.减少指令系统的复杂性50.计算机在进行浮点数的相加(减)运算之前先进行对阶操作，若 x 的阶码大于 y 的阶码，则应将_。（
23、分数：1.00）A.x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术左移B.x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术右移C.y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术左移D.y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术右移51.以下关于校验码的叙述中，正确的是_。（分数：1.00）A.海明码利用多组数位的奇偶性来检错和纠错B.海明码的码距必须大于等于 1C.循环冗余校验码具有很强的检错和纠错能力D.循环冗余校验码的码距必定为 152.某计算机指令字长为 16 位，指令有双操作数、单操作数和无操作数 3 种格式，每
24、个操作数字段均用 6位二进制数表示，该指令系统共有 m 条(m16)双操作数指令，并存在无操作数指令。若采用扩展操作码技术，那么最多还可设计出_条单操作数指令。（分数：1.00）A.26B.(24-m)26-1C.(24-m)26D.(24-m)(26-1)软件设计师-计算机组成与体系结构答案解析(总分：64.00，做题时间：90 分钟)一、单项选择题(总题数：58，分数：64.00)某计算机的时钟频率为 400MHz，测试该计算机的程序使用 4 种类型的指令。每种指令的数量及所需指令时钟数(CPI)如表 8-2 所示，则该计算机的指令平均时钟数约为 (11) ；该计算机的运算速度约为 (12
25、) MIPS。表 8-2 指令情况表指令类型 指令数目(条) 每条指令所需时钟数1 160000 12 30000 23 24000 44 16000 8（分数：2.00）A.1.85B.1.93 C.2.36D.3.75解析：A.106.7B.169.5C.207.3 D.216.2解析：1.CPU 中的数据总线宽度会影响_。（分数：1.00）A.内存容量的大小B.系统的运算速度 C.指令系统的指令数量D.寄存器的宽度解析：2.采用_不能将多个处理机互连构成多处理机系统。（分数：1.00）A.STD 总线B.交叉开关C.PCI 总线 D.Centronic 总线解析：3.以下关于 CPU 的
26、叙述中，错误的是_。（分数：1.00）A.CPU 产生每条指令的操作信号并将操作信号送往相应的部件进行控制B.程序计数器 PC 除了存放指令地址，也可以临时存储算术/逻辑运算结果 C.CPU 中的控制器决定计算机运行过程的自动化D.指令译码器是 CPU 控制器中的部件解析：4.以下关于 CISC(Complex Instruction Set Computer，复杂指令集计算机)和 RISC(Reduced Instruction Set Computer，精简指令集计算机)的叙述中，错误的是_。（分数：1.00）A.在 CISC 中，其复杂指令都采用硬布线逻辑来执行 B.采用 CISC 技术
27、的 CPU，其芯片设计复杂度更高C.在 RISC 中，更适合采用硬布线逻辑执行指令D.采用 RISC 技术，指令系统中的指令种类和寻址方式更少解析：5.指令系统中采用不同寻址方式的目的是_。（分数：1.00）A.提高从内存获取数据的速度B.提高从外存获取数据的速度C.降低操作码的译码难度D.扩大寻址空间并提高编程灵活性 解析：6.设指令由取指、分析、执行 3 个子部件完成，每个子部件的工作周期均为t。采用常规标量单流水线处理机，若连续执行 10 条指令，则共需时间_t。（分数：1.00）A.8B.10C.12 D.14解析：7.下面的描述中，_不是 RISC 设计应遵循的设计原则。（分数：1.
28、00）A.指令条数应少一些B.寻址方式尽可能少C.采用变长指令，功能复杂的指令长度长而简单指令长度短 D.设计尽可能多的通用寄存器解析：8.在 CPU 中用于跟踪指令地址的寄存器是_。（分数：1.00）A.存储器地址寄存器(MAR)B.存储器数据寄存器(MDR)C.程序计数器(PC) D.指令寄存器(IR)解析：9.内存按字节编址，地址从 90000H 到 CFFFFH，若用存储容量为 16k8bit 的存储器芯片构成该内存，至少需要_片。（分数：1.00）A.2B.4C.8D.16 解析：10.海明校验码是在 n 个数据位之外增设 k 个校验位，从而形成一个 k+n 位的新的码字，使新的码字
29、的码距比较均匀地拉大。n 与 k 的关系是_。（分数：1.00）A.2k-1n+k B.2n-1n+kC.n=kD.n-1k解析：若每一条指令都可以分解为取指、分析和执行 3 步。已知取指时间 t 取指 =4t，分析时间 t 分析 =3t，执行时间 t 执行 =5t。如果按串行方式执行完 100 条指令需要 (22) t；如果按照流水方式执行，执行完100 条指令需要 (23) t。（分数：2.00）A.1190B.1195C.1200 D.1205解析：A.504B.507 C.508D.510解析：11.内存采用段式存储管理有许多优点，但“_”不是其优点。（分数：1.00）A.分段是信息的
30、逻辑单位，用户不可见B.各段程序的修改互不影响C.地址变换速度快，内存碎片少 D.便于多道程序共享主存的某些段解析：高速缓存 Cache 与主存间采用全相联地址映像方式，高速缓存的容量为 4MB，分为 4 块，每块 1MB，主存容量为 256MB。若主存读写时间为 30ns，高速缓存的读写时间为 3ns，平均读写时间为 3.27ns，则该高速缓存的命中率为 (6) %。若地址变换表如表 8-1 所示，则主存地址为 8888888H 时，高速缓存地址为 (7) H。（分数：2.00）A.B.C.D. 解析：A.B.C.D. 解析：12.阵列处理机属于_计算机。（分数：1.00）A.SISDB.S
31、IMD C.MISDD.MIMD解析：13._是指按内容访问的存储器。（分数：1.00）A.虚拟存储器B.相联存储器 C.高速缓存(Cache)D.随机访问存储器解析：14.系统响应时间和作业吞吐量是衡量计算机系统性能的重要指标。对于一个持续处理业务的系统而言，_，表明其性能越好。（分数：1.00）A.响应时间越短，作业吞吐量越小B.响应时间越短，作业吞吐量越大 C.响应时间越长，作业吞吐量越大D.响应时间不会影响作业吞吐量解析：15.设用 2k4 位的存储器芯片组成 16k8 位的存储器(地址单元为 0000H3FFFH，每个芯片的地址空间连续)，则地址单元 081FH 所在芯片的最小地址编
32、号为_。（分数：1.00）A.0000HB.0800H C.2000HD.2800H解析：16.利用高速通信网络将多台高性能工作站或微型机互连构成机群系统，其系统结构形式属于_计算机。（分数：1.00）A.单指令流单数据流(SISD)B.多指令流单数据流(MISD)C.单指令流多数据流(SIMD)D.多指令流多数据流(MIMD) 解析：17.若某计算机采用 8 位整数补码表示数据，则运算_将产生溢出。（分数：1.00）A.-127+1B.-127-1C.127+1 D.127-1解析：18.计算机内存一般分为静态数据区、代码区、栈区和堆区，若某指令的操作数之一采用立即数寻址方式，则该操作数位于
33、_。（分数：1.00）A.静态数据区B.代码区 C.栈区D.堆区解析：19.下面关于在 I/O 设备与主机间交换数据的叙述，_是错误的。（分数：1.00）A.在中断方式下，CPU 需要执行程序来实现数据传送任务B.在中断方式和 DMA 方式下，CPU 与 I/O 设备都可同步工作C.在中断方式和 DMA 方式中，快速 I/O 设备更适合采用中断方式传递数据 D.若同时接到 DMA 请求和中断请求，CPU 优先响应 DMA 请求解析：20.原码表示法和补码表示法是计算机中用于表示数据的两种编码方法，在计算机系统中常采用补码来表示和运算数据，原因是采用补码可以_。（分数：1.00）A.保证运算过程
34、与手工运算方法保持一致B.简化计算机运算部件的设计 C.提高数据的运算速度D.提高数据的运算精度解析：21.计算机中常采用原码、反码、补码和移码表示数据，其中，0 编码相同的是_。（分数：1.00）A.原码和补码B.反码和补码C.补码和移码 D.原码和移码解析：22._不属于计算机控制器中的部件。（分数：1.00）A.指令寄存器(IR)B.程序计数器(PC)C.算术逻辑单元(ALU) D.程序状态字寄存器(PSW)解析：23.计算机中的浮点数由 3 部分组成：符号位 S，指数部分 E(称为阶码)和尾数部分 M。在总长度固定的情况下，增加 E 的位数、减少 M 的位数可以_。（分数：1.00）A
35、.扩大可表示的数的范围同时降低精度 B.扩大可表示的数的范围同时提高精度C.减小可表示的数的范围同时降低精度D.减小可表示的数的范围同时提高精度解析：24.计算机指令一般包括操作码和地址码两部分，为分析执行一条指令，其_。（分数：1.00）A.操作码应存入指令寄存器(IR)，地址码应存入程序计数器(PC)B.操作码应存入程序计数器(PC)，地址码应存入指令寄存器(IR)C.操作码和地址码都应存入指令寄存器(IR) D.解析：在指令系统的各种寻址方式中，获取操作数最快的方式是 (19) 。若操作数的地址包含在指令中，则属于 (20) 方式。（分数：2.00）A.直接寻址B.立即寻址 C.寄存器寻
36、址D.间接寻址解析：A.直接寻址 B.立即寻址C.寄存器寻址D.间接寻址解析：25.若内存地址区间为 4000H43FFH，每个存储单元可存储 16 位二进制数，该内存区域用 4 片存储器芯片构成，则构成该内存所用的存储器芯片的容量是_。（分数：1.00）A.51216bitB.2568bitC.25616bit D.10248bit解析：26.两个同符号的数相加或异符号的数相减，所得结果的符号位 SF 和进位标志 CF 进行_运算为 1 时，表示运算的结果产生溢出。（分数：1.00）A.与B.或C.与非D.异或 解析：27.现有 4 级指令流水线，分别完成取指、取数、运算、传送结果 4 步操
37、作。若完成上述操作的时间依次为 9ns、10ns、6ns、8ns，则流水线的操作周期应设计为_ns。（分数：1.00）A.6B.8C.9D.10 解析：28.某指令流水线由 5 段组成，各段所需要的时间如图 8-1 所示。（分数：1.00）A.B.C. D.解析：29.处理机主要由处理器、存储器和总线组成，总线包括_。（分数：1.00）A.数据总线、地址总线、控制总线 B.并行总线、串行总线、逻辑总线C.单工总线、双工总线、外部总线D.逻辑总线、物理总线、内部总线解析：30.若内存按字节编址，用存储容量为 32k8 比特的存储器芯片构成地址编号为 A0000HDFFFFH 的内存空间，则至少需
38、要_片。（分数：1.00）A.4B.6C.8 D.10解析：31.系统响应时间和作业吞吐量是衡量计算机系统性能的重要指标。对于一个持续处理业务的系统而言，其_。（分数：1.00）A.响应时间越短，作业吞吐量越小B.响应时间越短，作业吞吐量越大 C.响应时间越长，作业吞吐量越大D.响应时间不会影响作业吞吐量解析：32.编写汇编语言程序时，下列寄存器中程序员可访问的是_。（分数：1.00）A.程序计数器(PC) B.指令寄存器(IR)C.存储器数据寄存器(MDR)D.存储器地址寄存器(MAR)解析：33.Cache 用于存放主存数据的部分拷贝，主存单元地址与 Cache 单元地址之间的转换工作由_
39、完成。（分数：1.00）A.硬件 B.软件C.用户D.程序员解析：34.若内存容量为 4GB，字长为 32，则_。（分数：1.00）A.地址总线和数据总线的宽度都为 32 B.地址总线的宽度为 30，数据总线的宽度为 32C.地址总线的宽度为 30，数据总线的宽度为 8D.地址总线的宽度为 32，数据总线的宽度为 8解析：35.为实现程序指令的顺序执行，CPU_中的值将自动加 1。（分数：1.00）A.指令寄存器(OR)B.程序计数器(PC) C.地址寄存器(AR)D.指令译码器(ID)解析：36.关于 64 位和 32 位微处理器，不能以 2 倍关系描述的是_。（分数：1.00）A.通用寄存
40、器的位数B.数据总线的宽度C.运算速度 D.能同时进行运算的位数解析：浮点数的一般表示形式为 N=2EF，其中 E 为阶码，F 为尾数。以下关于浮点表示的叙述中，错误的是 (45) 。两个浮点数进行相加运算，应首先 (46) 。（分数：2.00）A.阶码的长度决定浮点数表示的范围，尾数的长度决定浮点表示的精度B.工业标准 IEEE 754 浮点数数格式中阶码采用移码表示，尾数采用原码表示C.规格化指的是阶码采用移码表示，尾数采用补码表示 D.规格化表示要求将尾数的绝对值限定在区间0.5，1)解析：A.将较大的数进行规格化处理B.将较小的数进行规格化处理C.将这两个数的尾数相加D.统一这两个数的
41、阶码 解析：37.在计算机体系结构中，CPU 内部包括程序计数器(PC)、存储器数据寄存器(MDR)、指令寄存器(IR)和存储器地址寄存器(MAR)等。若 CPU 要执行的指令为：MOV R0，#100(即将数值 100 传送到寄存器 R0 中)，则CPU 首先要完成的操作是_。（分数：1.00）A.100R0B.100MDRC.PCMAR D.PCIR解析：38.在输入输出控制方法中，采用_可以使得设备与主存间的数据块传送无须 CPU 干预。（分数：1.00）A.程序控制输入输出B.中断C.DMA D.总线控制解析：39.以下关于计算机系统中断概念的叙述中，正确的是_。（分数：1.00）A.
42、由 I/O 设备提出的中断请求和电源掉电都是可屏蔽中断B.由 I/O 设备提出的中断请求和电源掉电都是不可屏蔽中断C.由 I/O 设备提出的中断请求是可屏蔽中断，电源掉电是不可屏蔽中断 D.由 I/O 设备提出的中断请求是不可屏蔽中断，电源掉电是可屏蔽中断解析：40.某指令流水线由 5 段组成，第 1、3、5 段所需时间为t，第 2、4 段所需时间分别为 3t、2t，如图 8-3 所示，那么连续输入 n 条指令时的吞吐率(单位时间内执行的指令个数)TP 为_。（分数：1.00）A.B. C.D.解析：41.在正常情况下，操作系统对保存有大量有用数据的硬盘进行_操作时，不会清除有用数据。（分数：
43、1.00）A.磁盘分区和格式化B.磁盘格式化和碎片整理C.磁盘清理和碎片整理 D.磁盘分区和磁盘清理解析：42.以下关于 Cache 的叙述中，正确的是_。（分数：1.00）A.在容量确定的情况下，替换算法的时间复杂度是影响 Cache 命中率的关键因素B.Cache 的设计思想是在合理成本下提高命中率 C.Cache 的设计目标是容量尽可能与主存容量相等D.CPU 中的 Cache 容量应大于 CPU 之外的 Cache 容量解析：43.在 CPU 与主存之间设置高速缓冲存储器 Cache，其目的是_。（分数：1.00）A.扩大主存的存储容量B.提高 CPU 对主存的访问效率 C.既扩大主存
44、容量又提高存取速度D.提高外存储器的速度解析：44.指令流水线将一条指令的执行过程分为 4 步，其中第 1、2 和 4 步的经过时间为t，如图 8-2 所示。若该流水线顺序执行 50 条指令共用 153t，并且不考虑相关问题，则该流水线的瓶颈第 3 步的时间为_t。（分数：1.00）A.B. C.D.解析：45.在 CPU 中，_可用于传送和暂存用户数据，为 ALU 执行算术逻辑运算提供工作区。（分数：1.00）A.程序计数器B.累加寄存器 C.程序状态寄存器D.地址寄存器解析：46.假设某硬盘由 5 个盘片构成(共有 8 个记录面)，盘面有效记录区域的外直径为 30cm，内直径为 10cm，
45、记录位密度为 250 位/mm，磁道密度为 16 道/mm，每磁道分 16 个扇区，每扇区 512 字节，则该硬盘的格式化容量约为_MB。（分数：1.00）A.B. C.D.解析：47.与 AB 等价的逻辑表达式是_。(表示逻辑异或，+表示逻辑加)（分数：1.00）A.A+B.A C.ABD.AB解析：每一条指令都可以分解为取指、分析和执行 3 步。已知取指时间 t 取指 =5t，分析时间 t 分析 =2t，执行时间 t 执行 =5t。如果按顺序方式从头到尾执行完 500 条指令需 (3) t；如果按照执行k、分析k+1、取指k+2 重叠的流水线方式执行指令，从头到尾执行完 500 条指令需
46、(4) t。（分数：2.00）A.5590B.5595C.6000 D.6007解析：A.2492B.2500C.2510 D.2515解析：48.下面关于校验方法的叙述，_是正确的。（分数：1.00）A.采用奇偶校验可检测数据传输过程中出现一位数据错误的位置并加以纠正B.采用海明校验可检测数据传输过程中出现一位数据错误的位置并加以纠正 C.采用海明校验，校验码的长度和位置可随机设定D.采用 CRC 校验，需要将校验码分散开并插入数据的指定位置中解析：49.在计算机系统中采用总线结构，便于实现系统的积木化构造，同时可以_。（分数：1.00）A.提高数据传输速度B.提高数据传输量C.减少信息传输
47、线的数量 D.减少指令系统的复杂性解析：50.计算机在进行浮点数的相加(减)运算之前先进行对阶操作，若 x 的阶码大于 y 的阶码，则应将_。（分数：1.00）A.x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术左移B.x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术右移C.y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术左移D.y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术右移 解析：51.以下关于校验码的叙述中，正确的是_。（分数：1.00）A.海明码利用多组数位的奇偶性来检错和纠错 B.海明码的码距必须大于等于 1C.循环冗余校验码具有很强的检错和纠错能力D.循环冗余校验码的码距必定为 1解析：52.某计算机指令字长为 16 位，指令有双操作数、单操作数和无操作数 3 种格式，每个操作数字段均用 6位二进制数表示，该指令系统共有 m 条(m16)双操作数指令，并存在无操作数指令。若采用扩展操作码技术，那么最多还可设计出_条单操作数指令。（分数：1.00）A.26B.(24-m)26-1 C.(24-m)26D.(24-m)(26-1)解析：
